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CDCM1802RGTT PDF预览

CDCM1802RGTT

更新时间： 2024-11-29 22:12:35
品牌 Logo 应用领域
德州仪器 - TI 输出元件时钟
页数 文件大小 规格书
22页 693K
描述
CLOCK BUFFER WITH PROGRAMMABLE DIVIDER, LVPECL I/O + ADDITIONAL LVCMOS OUTPUT

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CDCM1802RGTT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC16,.12SQ,20针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：1系列：1802
输入调节：DIFFERENTIALJESD-30 代码：S-PQCC-N16
JESD-609代码：e4长度：3 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER最大I（ol）：0.012 A
湿度敏感等级：2功能数量：1
反相输出次数：端子数量：16
实输出次数：2最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装等效代码：LCC16,.12SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE包装方法：TR
峰值回流温度（摄氏度）：260电源：3.3 V
Prop。Delay @ Nom-Sup：0.6 ns传播延迟（tpd）：2.6 ns
认证状态：Not Qualified座面最大高度：1 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：3 mm
最小 fmax：800 MHzBase Number Matches：1

CDCM1802RGTT 数据手册

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CDCM1802  
CLOCK BUFFER WITH PROGRAMMABLE DIVIDER,  
LVPECL I/O + ADDITIONAL LVCMOS OUTPUT  
SCAS759 − APRIL 2004  
QFN PACKAGE  
(TOP VIEW)  
D
Distributes One Differential Clock Input to  
One LVPECL Differential Clock Output and  
One LVCMOS Single-Ended Output  
D
D
Programmable Output Divider for Both  
LVPECL and LVCMOS Outputs  
1.6-ns Output Skew Between LVCMOS and  
LVPECL Transitions Minimizing Noise  
V
DD  
PECL  
IN  
1
2
3
4
12  
11  
V
0
0
DD  
Y0  
D
3.3-V Power Supply (2.5-V Functional)  
D
Signaling Rate Up to 800-MHz LVPECL and  
200-MHz LVCMOS  
IN  
10 Y0  
VBB  
9
V
DD  
D
Differential Input Stage for Wide  
Common-Mode Range Also Provides VBB  
Bias Voltage Output for Single-Ended Input  
Signals  
D
D
Receiver Input Threshold 75 mV  
16-Pin QFN Package (3 mm x 3 mm)  
description  
The CDCM1802 clock driver distributes one pair of differential clock input to one LVPECL differential clock  
output pair Y0 and Y0 and one single-ended LVCMOS output Y1. It is specifically designed for driving 50-Ω  
transmission lines. The LVCMOS output is delayed by 1.6 ns over the PECL output stage to minimize noise  
impact during signal transitions.  
The CDCM1802 has two control pins, S0 and S1, to select different output mode settings. The S[1:0] pins are  
3-level inputs. Additionally, an enable pin EN is provided to disable or enable all outputs simultaneously. The  
CDCM1802 is characterized for operation from −40°C to 85°C.  
For single-ended driver applications, the CDCM1802 provides a VBB output pin that can be directly connected  
to the unused input as a common-mode voltage reference.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
Copyright 2004, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...22

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CDCM1802RGTT 替代型号

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