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CDC337DWRG4 PDF预览

CDC337DWRG4

更新时间： 2024-11-18 14:48:27
品牌 Logo 应用领域
德州仪器 - TI 驱动信息通信管理光电二极管逻辑集成电路
页数 文件大小 规格书
12页 470K
描述
1-To-8 (4 Same Frequency, 4 Divide-By-2) Clock Driver With Clear 20-SOIC

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CDC337DWRG4 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP20,.4针数：20
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.44系列：337
输入调节：STANDARDJESD-30 代码：R-PDSO-G20
JESD-609代码：e4长度：12.825 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER最大I（ol）：0.032 A
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：20
实输出次数：8最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：5 V传播延迟（tpd）：9 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.9 ns
座面最大高度：2.65 mm子类别：Clock Drivers
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.52 mm
最小 fmax：80 MHzBase Number Matches：1

CDC337DWRG4 数据手册

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CDC337  
CLOCK DRIVER  
WITH 3-STATE OUTPUTS  
SCAS330B – DECEMBER 1990 – REVISED OCTOBER 1998  
DW PACKAGE  
(TOP VIEW)  
Low Output Skew, Low Pulse Skew for  
Clock-Distribution and Clock-Generation  
Applications  
Y3  
GND  
Y4  
Y2  
GND  
Y1  
1
2
3
4
5
6
7
8
9
10  
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
TTL-Compatible Inputs and  
CMOS-Compatible Outputs  
Distributes One Clock Input to Eight  
Outputs  
– Four Same-Frequency Outputs  
– Four Half-Frequency Outputs  
V
V
CC  
CC  
OE  
CLR  
CLK  
GND  
V
V
CC  
CC  
Distributed V  
Switching Noise  
and Ground Pins Reduce  
Q4  
GND  
Q3  
Q1  
GND  
Q2  
CC  
High-Drive Outputs (–48-mA I  
,
OH  
48-mA I  
)
OL  
State-of-the-Art EPIC-ΙΙB BiCMOS Design  
Significantly Reduces Power Dissipation  
Package Options Include Plastic  
Small-Outline (DW)  
description  
The CDC337 is a high-performance, low-skew clock driver. It is specifically designed for applications requiring  
synchronized output signals at both the clock frequency and one-half the clock frequency. The four Y outputs  
switch in phase and at the same frequency as the clock (CLK) input. The four Q outputs switch at one-half the  
frequency of CLK.  
When the output-enable (OE) input is low and the clear (CLR) input is high, the Y outputs follow CLK and the  
Q outputs toggle on low-to-high transitions at CLK. Taking CLR low asynchronously resets the Q outputs to the  
low level. When OE is high, the outputs are in the high-impedance state.  
The CDC337 is characterized for operation from –40°C to 85°C.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
OE  
H
L
CLR  
X
CLK  
X
Y1–Y4 Q1–Q4  
Z
L
Z
L
L
L
L
L
L
H
H
L
†
†
L
H
L
Q
0
0
L
H
↑
H
Q
†
The level of the Q outputs before the  
indicated steady-state input conditions were  
established  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
EPIC-ΙΙB is a trademark of Texas Instruments Incorporated.  
Copyright 1998, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...12

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