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CDC339NSRG4 PDF预览

CDC339NSRG4

更新时间： 2024-09-25 12:34:07
品牌 Logo 应用领域
德州仪器 - TI 时钟驱动器逻辑集成电路光电二极管输出元件信息通信管理
页数 文件大小 规格书
13页 281K
描述
CLOCK DRIVER WITH 3-STATE OUTPUTS

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CDC339NSRG4 技术参数

是否无铅： 含铅生命周期：Obsolete
零件包装代码：SOIC包装说明：PLASTIC, SOP-20
针数：20Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.68
Is Samacsys：N系列：CDC
输入调节：STANDARDJESD-30 代码：R-PDSO-G20
长度：12.6 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
最大I（ol）：0.048 A功能数量：1
反相输出次数：端子数量：20
实输出次数：8最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE电源：5 V
Prop。Delay @ Nom-Sup：9 ns传播延迟（tpd）：9 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.9 ns
座面最大高度：2 mm子类别：Clock Drivers
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL宽度：5.3 mm
最小 fmax：80 MHzBase Number Matches：1

CDC339NSRG4 数据手册

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SCAS331 − DECEMBER 1992 − REVISED MARCH 1994  
DB OR DW PACKAGE  
(TOP VIEW)  
D Low Output Skew, Low Pulse Skew for  
Clock-Distribution and Clock-Generation  
Applications  
Y3  
GND  
Y4  
Y2  
GND  
Y1  
1
2
3
4
5
6
7
8
9
10  
20  
19  
18  
17  
16  
15  
14  
D TTL-Compatible Inputs and Outputs  
D Distributes One Clock Input to Eight  
Outputs  
V
V
CC  
CC  
− Four Same-Frequency Outputs  
− Four Half-Frequency Outputs  
OE  
CLK  
CLR  
GND  
D Distributed V  
and Ground Pins Reduce  
V
V
CC  
CC  
CC  
Switching Noise  
Q4  
GND  
Q3  
13 Q1  
12 GND  
D High-Drive Outputs (−48-mA I  
,
OH  
11  
Q2  
48-mA I  
)
OL  
D State-of-the-Art EPIC-ΙΙBBiCMOS Design  
Significantly Reduces Power Dissipation  
D Package Options Include Plastic  
Small-Outline (DW) and Shrink  
Small-Outline (DB) Packages  
description  
The CDC339 is a high-performance, low-skew clock driver. It is specifically designed for applications requiring  
synchronized output signals at both the primary clock frequency and one-half the primary clock frequency. The  
four Y outputs switch in phase and at the same frequency as the clock (CLK) input. The four Q outputs switch  
at one-half the frequency of CLK.  
When the output-enable (OE) input is low and the clear (CLR) input is high, the Y outputs follow CLK and the  
Q outputs toggle on low-to-high transitions of CLK. Taking CLR low asynchronously resets the Q outputs to the  
low level. When OE is high, the outputs are in the high-impedance state.  
The CDC339 is characterized for operation from −40°C to 85°C.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
OE  
H
L
CLR  
X
CLK  
X
Y1−Y4 Q1−Q4  
Z
L
Z
L
L
L
L
L
L
H
H
L
†
†
L
H
L
Q
0
0
L
H
↑
H
Q
†
The level of the Q outputs before the  
indicated steady-state input conditions were  
established.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
EPIC-ΙΙB is a trademark of Texas Instruments Incorporated.  
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Copyright 1994, Texas Instruments Incorporated  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
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