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AS7C331MNTD36A-167TQIN

更新时间： 2024-11-19 14:47:47

品牌	Logo	应用领域
美国芯成 - ISSI		静态存储器内存集成电路
页数	文件大小	规格书
22页	454K
描述
ZBT SRAM, 1MX36, 7.5ns, CMOS, PQFP100, 14 X 20 MM, LEAD FREE, TQFP-100

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AS7C331MNTD36A-167TQIN 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	LQFP,	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.52
最长访问时间：	7.5 ns	其他特性：	FLOW-THROUGH OR PIPELINED ARCHITECTURE
JESD-30 代码：	R-PQFP-G100	JESD-609代码：	e3
长度：	20 mm	内存密度：	37748736 bit
内存集成电路类型：	ZBT SRAM	内存宽度：	36
功能数量：	1	端子数量：	100
字数：	1048576 words	字数代码：	1000000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	1MX36
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装形状：	RECTANGULAR	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	245
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	14 mm
Base Number Matches：	1

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April 2004

AS7C331MNTD32A

AS7C331MNTD36A

3.3V 1M × 32/36 SRAM with NTD^TM

Features

• Asynchronous output enable control

• Organization: 1,048,576 words × 32 or 36 bits

• NTD^™1architecture for efficient bus operation

• Fast clock speeds to 200 MHz in LVTTL/LVCMOS

• Fast clock to data access: 3.1/3.4/3.8 ns

• Fast OE access time: 3.1/3.4/3.8 ns

• Available in 100-pin TQFP and 165-ball BGA packages

• Byte write enables

• Clock enable for operation hold

• Multiple chip enables for easy expansion

• 3.3V core power supply

• Fully synchronous operation

• Flow-through or pipelined mode

• 2.5V or 3.3V I/O operation with separate V_DDQ

• Self-timed write cycles

• Interleaved or linear burst modes

• Snooze mode for standby operation

• Boundary scan using IEEE 1149.1 JTAG function

1. NTD™ is a trademark of Alliance Semiconductor Corporation. All trade-

marks mentioned in this document are the property of their respective owners.

Logic block diagram

A[19:0]

Address

Burst logic

CLK

CE0

CE1

CE2

Write delay

addr. registers

CLK

R/W

BWa

Control

logic

CLK

BWb

BWc

BWd

ADV / LD

1M x 32/36

SRAM

LBO

CLK

Array

32/36

DQ[a,b,c,d]

Data

Input

32/36

CLK

32/36

CLK

CEN

CLK

Output

32/36

DQ[a,b,c,d]

Selection guide

-200

-167

-133

7.5

Units

Minimum cycle time

Maximum pipelined clock frequency

Maximum pipelined clock access time

Maximum operating current

200

3.1

400

120

167

3.4

350

110

133

3.8

MHz

325

100

Maximum standby current

Maximum CMOS standby current (DC)

4/26/04, V 1.2

Alliance Semiconductor

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