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AD9874ABSTRL

更新时间： 2024-01-14 16:48:46
品牌 Logo 应用领域
亚德诺 - ADI 电信信息通信管理电信集成电路
页数 文件大小 规格书
41页 747K
描述
Low Power IF Digitizing Subsystem

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AD9874ABSTRL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP, QFP48,.35SQ,20针数：48
Reach Compliance Code：compliantECCN代码：5A991.B.7
HTS代码：8542.39.00.01风险等级：0.63
JESD-30 代码：S-PQFP-G48JESD-609代码：e3
长度：7 mm湿度敏感等级：3
功能数量：1端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP48,.35SQ,20封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
电源：3/3.3,3/5 V认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Other Telecom ICs
标称供电电压：3 V表面贴装：YES
技术：BICMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：7 mmBase Number Matches：1

AD9874ABSTRL 数据手册

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AD9874  
(VDDI = VDDF = VDDA = VDDC = VDDL = VDDD = VDDH = 2.7 V to 3.6 V, VDDQ = VDDP = 2.7 V to 5.5 V,  
DIGITAL SPECIFICATIONS  
fCLK = 18 MSPS, fIF = 109.65 MHz, fLO = 107.4 MHz, fREF = 16.8 MHz, unless otherwise noted.)1  
Parameter  
Temp  
Test Level  
Min  
Typ  
Max  
Unit  
DECIMATOR  
Decimation Factor2  
Pass-Band Width  
Pass-Band Gain Variation  
Full  
Full  
Full  
Full  
IV  
V
IV  
48  
960  
1.2  
50%  
fCLKOUT  
dB  
dB  
Alias Attenuation  
IV  
88  
SPI-READ OPERATION (See Figure 1a)  
PC Clock Frequency  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
10  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
PC Clock Period (tCLK  
PC Clock HI (tHI  
PC Clock LOW (tLOW  
PC to PD Setup Time (tDS  
)
100  
45  
45  
2
2
5
)
)
)
PC to PD Hold Time (tDH  
PE to PC Setup Time (tS)  
PC to PE Hold Time (tH)  
)
5
SPI-WRITE OPERATION3 (See Figure 1b)  
PC Clock Frequency  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
10  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
PC Clock Period (tCLK  
PC Clock HI (tHI  
PC Clock LOW (tLOW  
PC to PD Setup Time (tDS  
PC to PD Hold Time (tDH  
PC to PD (or DOUBT) Data Valid Time (tDV  
)
100  
45  
45  
2
2
3
)
)
)
)
)
PE to PD Output Valid to Hi-Z (tEZ  
)
8
SSI3 (see Figure 2b)  
CLKOUT Frequency  
CLKOUT Period (tCLK  
CLKOUT Duty Cycle (tHI, tLOW  
CLKOUT to FS Valid Time (tV)  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
0.867  
38.4  
33  
–1  
–1  
26  
1153  
67  
+1  
+1  
MHz  
ns  
ns  
ns  
ns  
)
)
50  
CLKOUT to DOUT Data Valid Time (tDV  
)
CMOS LOGIC INPUTS4  
Logic “1” Voltage (VIH  
Logic “0” Voltage (VIL)  
Logic “1” Current (VIH  
Logic “0” Current (VIL)  
Input Capacitance  
)
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
VDDH – 0.2  
V
V
µA  
µA  
pF  
0.5  
)
10  
10  
3
CMOS LOGIC OUTPUTS3, 4, 5  
Logic “1” Voltage (VIH  
Logic “0” Voltage (VIL)  
)
Full  
Full  
IV  
IV  
VDDH – 0.2  
V
V
0.2  
NOTES  
1Standard operating mode: high IIP3 setting, synthesizers in normal (not fast acquire) mode, fCLK = 18 MHz, decimation factor = 300, 10 pF load on SSI output pins:  
VDDx = 3.0 V.  
2Programmable in steps of 48 or 60.  
3CMOS output mode with CLOAD = 10 pF and Drive Strength = 7.  
4Absolute Max and Min input/output levels are VDDH +0.3 V and –0.3 V.  
5IOL = 1 mA; specification is also dependent on Drive Strength setting.  
Specifications subject to change without notice.  
–4–  
REV. A  
12345678...41

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