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AD9874ABSTRL

更新时间： 2024-01-22 08:20:01
品牌 Logo 应用领域
亚德诺 - ADI 电信信息通信管理电信集成电路
页数 文件大小 规格书
41页 747K
描述
Low Power IF Digitizing Subsystem

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AD9874ABSTRL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP, QFP48,.35SQ,20针数：48
Reach Compliance Code：compliantECCN代码：5A991.B.7
HTS代码：8542.39.00.01风险等级：0.63
JESD-30 代码：S-PQFP-G48JESD-609代码：e3
长度：7 mm湿度敏感等级：3
功能数量：1端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP48,.35SQ,20封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
电源：3/3.3,3/5 V认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Other Telecom ICs
标称供电电压：3 V表面贴装：YES
技术：BICMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：7 mmBase Number Matches：1

AD9874ABSTRL 数据手册

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(VDDI = VDDF = VDDA = VDDC = VDDL = VDDD = VDDH = 2.7 V to 3.6 V,  
AD9874–SPECIFICATIONS  
VDDQ = VDDP = 2.7 V to 5.5 V, fCLK = 18 MSPS, fIF = 109.65 MHz, fLO = 107.4 MHz, fREF = 16.8 MHz, unless otherwise noted.)1  
Parameter  
Temp  
Test Level Min  
Typ  
Max  
Unit  
SYSTEM DYNAMIC PERFORMANCE2  
SSB Noise Figure @ Min VGA Attenuation3, 4  
@ Max VGA Attenuation3, 4  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
8.1  
13  
9.5  
dB  
dB  
Dynamic Range with AGC Enabled3, 4  
IF Input Clip Point @ Max VGA Attenuation3  
@ Min VGA Attenuation3  
91  
95  
dB  
–20  
–32  
–5  
–19  
–31  
0
dBm  
dBm  
dBm  
dB  
Input Third Order Intercept (IIP3)  
Gain Variation over Temperature  
0.7  
2
LNA + MIXER  
Maximum RF and LO Frequency Range  
LNA Input Impedance  
Full  
IV  
V
V
300  
500  
370//1.4  
1
MHz  
⍀//pF  
k⍀  
25oC  
25oC  
Mixer LO Input Resistance  
LO SYNTHESIZER  
LO Input Frequency  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
VI  
VI  
VI  
IV  
7.75  
0.3  
300  
2.0  
25  
3
MHz  
V p-p  
MHz  
V p-p  
V/␮s  
mA  
LO Input Amplitude  
FREF Frequency (for Sinusoidal Input ONLY)  
FREF Input Amplitude  
8
0.3  
7.5  
FREF Slew Rate  
Minimum Charge Pump Current @ 5 V5  
Maximum Charge Pump Current @ 5 V5  
Charge Pump Output Compliance6  
Synthesizer Resolution  
0.48  
3.87  
0.4  
0.67  
5.3  
0.78  
6.2  
VDDP – 0.4  
mA  
V
kHz  
6.25  
CLOCK SYNTHESIZER  
CLK Input Frequency  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
VI  
VI  
VI  
IV  
13  
26  
MHz  
V p-p  
mA  
CLK Input Amplitude  
0.3  
0.48  
3.87  
0.4  
2.2  
VDDC  
0.78  
Minimum Charge Pump Output Current5  
Maximum Charge Pump Output Current5  
Charge Pump Output Compliance6  
Synthesizer Resolution  
0.67  
5.3  
6.2  
mA  
VDDQ – 0.4  
V
kHz  
SIGMA-DELTA ADC  
Resolution  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
V
IV  
IV  
16  
13  
24  
26  
Bits  
MHz  
MHz  
dB  
Clock Frequency (fCLK  
)
Center Frequency  
Pass-Band Gain Variation  
Alias Attenuation  
f
CLK/8  
1.0  
80  
50  
dB  
GAIN CONTROL  
Programmable Gain Step  
AGC Gain Range (Continuous)  
GCP Output Resistance  
Full  
Full  
Full  
V
16  
dB  
dB  
k⍀  
V
12  
IV  
72.5  
95  
OVERALL  
Analog Supply Voltage  
(VDDA, VDDF, VDDI)  
Digital Supply Voltage  
(VDDD, VDDC, VDDL)  
Interface Supply Voltage7  
(VDDH)  
Full  
Full  
Full  
Full  
VI  
VI  
VI  
VI  
2.7  
2.7  
1.8  
2.7  
3.0  
3.0  
3.6  
3.6  
3.6  
5.5  
V
V
V
V
Charge Pump Supply Voltage  
(VDDP, VDDQ)  
5.0  
Total Current  
High Performance Setting8  
Low Power Mode8  
Standby  
Full  
Full  
Full  
VI  
VI  
VI  
20  
26.5  
22  
0.1  
mA  
mA  
mA  
17  
0.01  
OPERATING TEMPERATURE RANGE  
–40  
+85  
°C  
NOTES  
1Standard operating mode: LNA/Mixer @ high bias setting, VGA @ Min ATTEN setting, synthesizers in normal (not fast acquire) mode, fCLK = 18 MHz, decimation  
factor = 900, 16-bit digital output, and 10 pF load on SSI output pins.  
2This includes 0.9 dB loss of matching network.  
3AGC with DVGA enabled.  
4Measured in 10 kHz bandwidth.  
5Programmable in 0.67 mA steps.  
6Voltage span in which LO (or CLK) charge pump output current is maintained within 5% of nominal value of VDDP/2 (or VDDQ/2).  
7VDDH must be less than VDDD + 0.5 V.  
8 Clock VCO off, add additional 0.7 mA with VGA @ Max ATTEN setting.  
Specifications subject to change without notice.  
REV. A  
–3–  
1234567...41

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