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Datasheet > 微控制器和处理器 > 时钟发生器> AD9549ABCPZ-REEL7
AD9549ABCPZ-REEL7 PDF预览

AD9549ABCPZ-REEL7

更新时间： 2024-02-09 21:07:01
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路PC
页数 文件大小 规格书
76页 1905K
描述
Dual Input Network Clock Generator/Synchronizer

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AD9549ABCPZ-REEL7 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：unknown风险等级：5.77
Is Samacsys：NJESD-30 代码：S-XQCC-N64
JESD-609代码：e3长度：9 mm
湿度敏感等级：1端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：750 MHz封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：225
主时钟/晶体标称频率：1000 MHz认证状态：COMMERCIAL
座面最大高度：1 mm最大供电电压：1.89 V
最小供电电压：1.71 V标称供电电压：1.8 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9549ABCPZ-REEL7 数据手册

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AD9549  
AC SPECIFICATIONS  
fS = 1 GHz, DAC RSET = 10 kΩ, power supply pins within the range specified in the DC Specifications section, unless otherwise noted.  
Table 2.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
REFERENCE INPUTS  
Pin 12, Pin 13, Pin 15, and Pin 16  
Minimum recommended slew rate: 40 V/μs  
Frequency Range (Sine Wave)  
Frequency Range (CMOS)  
Frequency Range (LVPECL)  
Frequency Range (LVDS)  
10  
750  
50  
725  
725  
MHz  
MHz  
MHz  
MHz  
0.008  
0.008  
0.008  
LVDS must be ac-coupled; lower frequency bound may  
be higher, depending on the size of the decoupling  
capacitor  
Minimum Slew Rate  
0.04  
620  
620  
V/ns  
ps  
ps  
Minimum Pulse Width High  
Minimum Pulse Width Low  
FDBK_IN INPUT  
Pin 40, Pin 41  
Input Frequency Range  
Minimum Differential Input Level  
Minimum Slew Rate  
10  
225  
40  
400  
MHz  
mV p-p  
V/μs  
−12 dBm into 50 Ω; must be ac-coupled  
Pin 27, Pin 28  
SYSTEM CLOCK INPUT  
SYSCLK PLL Bypassed  
Input Frequency Range  
Duty Cycle  
Minimum Differential Input Level  
SYSCLK PLL Enabled  
250  
45  
632  
1000  
55  
MHz  
%
mV p-p  
Maximum fOUT is 0.4 × fSYSCLK  
0 dBm into 50 Ω  
VCO Frequency Range, Low Band  
VCO Frequency Range, Auto Band  
VCO Frequency Range, High Band  
Maximum Input Rate of System Clock PFD  
Without SYSCLK PLL Doubler  
Input Frequency Range  
Multiplication Range  
700  
810  
900  
810  
900  
1000  
200  
MHz  
MHz  
MHz  
MHz  
When in the range, use the low VCO band exclusively  
When in the range, use the VCO Auto band select  
When in the range, use the high VCO band exclusively  
11  
4
200  
66  
MHz  
Integer multiples of 2, maximum PFD rate and system  
clock frequency must be met  
Minimum Differential Input Level  
With SYSCLK PLL Doubler  
Input Frequency Range  
Multiplication Range  
632  
mV p-p  
MHz  
0 dBm into 50 Ω  
6
8
100  
132  
Integer multiples of 8  
Input Duty Cycle  
50  
%
Deviating from 50% duty cycle may adversely affect  
spurious performance.  
Minimum Differential Input Level  
Crystal Resonator with SYSCLK PLL Enabled  
Crystal Resonator Frequency Range  
Maximum Crystal Motional Resistance  
CLOCK DRIVERS  
632  
10  
mV p-p  
0 dBm into 50 Ω  
50  
100  
MHz  
Ω
AT cut, fundamental mode resonator  
See the SYSCLK Inputs section for recommendations  
HSTL Output Driver  
Frequency Range  
20  
48  
725  
52  
MHz  
%
See Figure 12 for maximum toggle rate  
Duty Cycle  
Rise Time/Fall Time (20-80%)  
Jitter (12 kHz to 20 MHz)  
115  
1.0  
165  
ps  
ps  
100 Ω termination across OUT/OUTB, 2 pF load  
fIN = 19.44 MHz, fOUT = 155.52 MHz. 50 MHz system  
clock input (see Figure 3 to Figure 11 for test conditions)  
HSTL Output Driver with 2× Multiplier  
Frequency Range  
Duty Cycle  
400  
45  
725  
55  
MHz  
%
Rise Time/Fall Time (20% to 80%)  
Subharmonic Spur Level  
Jitter (12 kHz to 20 MHz)  
115  
−35  
1.1  
165  
ps  
dBc  
ps  
100 Ω termination across OUT/OUTB, 2 pF load  
Without correction  
fIN = 19.44 MHz, fOUT = 622.08 MHz, 50 MHz system  
clock input (see Figure 3 to Figure 11 for test conditions)  
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