Datasheet > 微控制器和处理器 > 时钟发生器> AD9549ABCPZ-REEL7

AD9549ABCPZ-REEL7

更新时间： 2024-01-03 13:01:52

品牌	Logo	应用领域
亚德诺 - ADI		晶体时钟发生器微控制器和处理器外围集成电路 PC
页数	文件大小	规格书
76页	1905K
描述
Dual Input Network Clock Generator/Synchronizer

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AD9549ABCPZ-REEL7 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	64
Reach Compliance Code：	unknown	风险等级：	5.77
Is Samacsys：	N	JESD-30 代码：	S-XQCC-N64
JESD-609代码：	e3	长度：	9 mm
湿度敏感等级：	1	端子数量：	64
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	750 MHz	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	225
主时钟/晶体标称频率：	1000 MHz	认证状态：	COMMERCIAL
座面最大高度：	1 mm	最大供电电压：	1.89 V
最小供电电压：	1.71 V	标称供电电压：	1.8 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	9 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

AD9549ABCPZ-REEL7 数据手册

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AD9549

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

SYSTEM CLOCK INPUT

System clock inputs should always be ac-

coupled (both single-ended and differential)

SYSCLK PLL Bypassed

Input Capacitance

Input Resistance

1.5

2.6

kΩ

Single-ended, each pin

Differential

2.4

2.8

Internally Generated DC Bias Voltage²

Differential Input Voltage Swing³

SYSCLK PLL Enabled

0.93

632

1.17

1.38

mV p-p

0 dBm into 50 Ω

Input Capacitance

Input Resistance

Internally Generated DC Bias Voltage²

Differential Input Voltage Swing³

Crystal Resonator with SYSCLK PLL Enabled

Motional Resistance

2.6

1.17

kΩ

Single-ended, each pin

Differential

2.4

0.93

632

2.8

1.38

mV p-p

0 dBm into 50 Ω

100

Ω

25 MHz, 3.2 mm × 2.5 mm AT cut

CLOCK OUTPUT DRIVERS

HSTL Output Driver

Differential Output Voltage Swing

1080

0.7

1280

0.88

1480

1.06

Output driver static; see Figure 12 for output

swing vs. frequency

Common-Mode Output Voltage²

CMOS Output Driver

Output driver static; see Figure 13 and

Figure 14 for output swing vs. frequency

Output Voltage High (V_OH

Output Voltage Low (V_OL)

Output Voltage High (V_OH

Output Voltage Low (V_OL)

TOTAL POWER DISSIPATION

All Blocks Running⁴

)

2.7

1.4

I_OH= 1 mA, (Pin 37) = 3.3 V

I_OL= 1 mA, (Pin 37) = 3.3 V

I_OH= 1 mA, (Pin 37) = 1.8 V

I_OL= 1 mA, (Pin 37) = 1.8 V

0.4

)

1060

1310

Worst case over supply, temperature, process

Using either the power-down and enable

Power-Down Mode

Digital Power-Down Mode

Default with SYSCLK PLL Enabled

565

955

713

After reset or power-up with f_S= 1 GHz,

S4 = 0, S1 to S3 = 1, f_SYSCLK= 25 MHz

Default with SYSCLK PLL Disabled

945

1115

After reset or power-up with f_S= 1 GHz,

S1 to S4 = 1

With REFA or REFB Power-Down

With HSTL Clock Driver Power-Down

With CMOS Clock Driver Power-Down

1105

1095

1107

One reference still powered up

¹Must be ≤0 V relative to AVDD3 (Pin 14) and ≥0 V relative to AVSS (Pin 33, Pin 43).

²Relative to AVSS (Pin 33, Pin 43).

³Must be ≤0 V relative to AVDD (Pin 36) and ≥0 V relative to AVSS (Pin 33, Pin 43).

⁴Typical measurement done with only REFA and HSTL output doubler turned off.

Rev. D | Page 5 of 76

1 2 3 456 7 8...76

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AD9549BCPZ	ADI	Dual Input Network Clock Generator/Synchronizer	获取价格
AD9549BCPZ-REEL7	ADI	IC 750 MHz, OTHER CLOCK GENERATOR, QCC64, 9 X 9 MM, ROHS COMPLIANT, MO-220VMMD, LFCSP-64,	获取价格
AD9549XCPZ	ADI	Dual Input Network Clock Generator/Synchronizer	获取价格
AD9550	ADI	Integer-N Clock Translator for Wireline Communications	获取价格
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