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Datasheet > 微控制器和处理器 > 时钟发生器> AD9549ABCPZ-REEL7
AD9549ABCPZ-REEL7 PDF预览

AD9549ABCPZ-REEL7

更新时间： 2024-01-06 02:33:42
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路PC
页数 文件大小 规格书
76页 1905K
描述
Dual Input Network Clock Generator/Synchronizer

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AD9549ABCPZ-REEL7 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：unknown风险等级：5.77
Is Samacsys：NJESD-30 代码：S-XQCC-N64
JESD-609代码：e3长度：9 mm
湿度敏感等级：1端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：750 MHz封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：225
主时钟/晶体标称频率：1000 MHz认证状态：COMMERCIAL
座面最大高度：1 mm最大供电电压：1.89 V
最小供电电压：1.71 V标称供电电压：1.8 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9549ABCPZ-REEL7 数据手册

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AD9549  
SPECIFICATIONS  
DC SPECIFICATIONS  
AVDD = 1.8 V 5%, AVDD3 = 3.3 V 5%, DVDD = 1.8 V 5%, DVDD_I/O = 3.3 V 5%. AVSS = 0 V, DVS S = 0 V, unless otherwise noted.  
Table 1.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
SUPPLY VOLTAGE  
DVDD_I/O (Pin 1)  
3.135  
1.71  
3.135  
1.71  
3.30  
1.80  
3.30  
3.30  
1.80  
3.465  
1.89  
3.465  
3.465  
1.89  
V
V
V
V
V
DVDD (Pin 3, Pin 5, Pin 7)  
AVDD3 (Pin 14, Pin 46, Pin 47, Pin 49)  
AVDD3 (Pin 37)  
AVDD (Pin 11, Pin 19, Pin 23 to Pin 26, Pin 29,  
Pin 30, Pin 36, Pin 42, Pin 44, Pin 45, Pin 53)  
Pin 37 is typically 3.3 V, but can be set to 1.8 V  
1.71  
SUPPLY CURRENT  
IAVDD3 (Pin 14)  
IAVDD3 (Pin 37)  
IAVDD3 (Pin 46, Pin 47, Pin 49)  
IAVDD (Pin 36, Pin 42)  
4.7  
3.8  
26  
5.6  
4.5  
29  
mA  
mA  
mA  
mA  
REFA, REFB buffers  
CMOS output clock driver at 3.3 V  
DAC output current source, fS = 1 GSPS  
FDBK_IN input, HSTL output clock driver  
(output doubler turned on)  
21  
26  
IAVDD (Pin 11)  
IAVDD (Pin 19, Pin 23 to Pin 26, Pin 29,  
Pin 30, Pin 44, Pin 45)  
12  
215  
15  
281  
mA  
mA  
REFA and REFB input buffer 1.8 V supply  
Aggregate analog supply, including system  
clock PLL  
IAVDD (Pin 53)  
IDVDD (Pin 3, Pin 5, Pin 7)  
IDVDD_I/O (Pin 1)  
41  
254  
4
49  
265  
6
mA  
mA  
mA  
DAC power supply  
Digital core  
Digital I/O (varies dynamically)  
Pin 9, Pin 10, Pin 54 to Pin 61, Pin 63, Pin 64  
LOGIC INPUTS (Except Pin 32)  
Input High Voltage (VIH)  
Input Low Voltage (VIL)  
2.0  
DVSS  
DVDD_I/O  
0.8  
V
V
Input Current (IINH, IINL  
)
60  
3
200  
µA  
pF  
At VIN = 0 V and VIN = DVDD_I/O  
Pin 32 only  
Maximum Input Capacitance (CIN)  
CLKMODESEL (Pin 32) LOGIC INPUT  
Input High Voltage (VIH)  
1.4  
AVSS  
AVDD  
0.4  
V
V
Input Low Voltage (VIL)  
Input Current (IINH, IINL  
Maximum Input Capacitance (CIN)  
LOGIC OUTPUTS  
)
−18  
3
−50  
µA  
pF  
At VIN = 0 V and VIN = AVDD  
Pin 62 and the following bidirectional pins:  
Pin 9, Pin 10, Pin 54, Pin 55, Pin 63  
Output High Voltage (VOH  
Output Low Voltage (VOL)  
REFERENCE INPUTS  
)
2.7  
DVSS  
DVDD_I/O  
0.4  
V
V
IOH = 1 mA  
IOL = 1 mA  
Pin 12, Pin 13, Pin 15, Pin 16  
Input Capacitance  
3
pF  
Input Resistance  
8.5  
11.5  
14.5  
kΩ  
Differential at Register 0x040F[1:0] = 00  
Differential Operation  
Common Mode Input Voltage1  
(Applicable When DC-Coupled)  
1.5  
AVDD3 −  
0.2  
V
Differential operation; note that LVDS signals  
must be ac-coupled  
Differential Input Voltage Swing1  
Single-Ended Operation  
Input Voltage High (VIH)  
Input Voltage Low (VIL)  
Threshold Voltage  
500  
mV p-p  
Differential operation  
Register 0x040F[1:0] = 10  
2.0  
AVSS  
AVDD3  
0.8  
V
V
V
AVDD3 − AVDD3 − AVDD3 −  
0.66  
Register 0x040F[1:0] = 10 (other settings  
possible)  
0.82  
0.98  
Input Current  
FDBK_IN INPUT  
1
mA  
Single-ended operation  
Pin 40, Pin 41  
Input Capacitance  
3
pF  
Input Resistance  
Differential Input Voltage Swing2  
18  
225  
22  
26  
kΩ  
mV p-p  
Differential  
−12 dBm into 50 Ω; must be ac-coupled  
Rev. D | Page 4 of 76  
 
 
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