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AD9524

更新时间： 2024-01-05 14:12:46
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亚德诺 - ADI 时钟发生器
页数 文件大小 规格书
56页 863K
描述
Jitter Cleaner and Clock Generator with 6 Differential or 13 LVCMOS Outputs

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AD9524 技术参数

Source Url Status Check Date：2013-05-01 14:56:31.078是否无铅： 含铅
是否Rohs认证： 符合生命周期：Not Recommended
包装说明：HVQCCN,针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：7.26
JESD-30 代码：S-XQCC-N48JESD-609代码：e3
长度：7 mm端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：1000 MHz封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE主时钟/晶体标称频率：250 MHz
座面最大高度：1 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD宽度：7 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9524 数据手册

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AD9524  
Data Sheet  
DISTRIBUTION OUTPUT CHARACTERISTICS (OUT0, OUT0 TO OUT5, OUT5)  
Duty cycle performance is specified with the invert divider bit set to 1, and the divider phase bits set to 0.5. (For example, for Channel 0,  
0x196[7] = 1 and 0x198[7:2] = 000001.) Output Voltage Reference VDD in Table 9 refers to the 3.3 V supply VDD3_OUT[x:y] supply.  
Table 9.  
Parameter  
LVPECL MODE1  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
Maximum Output Frequency  
Rise Time/Fall Time (20% to 80%)  
Duty Cycle  
1
GHz  
ps  
%
%
%
Minimum VCO/maximum dividers  
100 Ω termination across output pair  
f < 500 MHz  
f = 500 MHz to 800 MHz  
f = 800 MHz to 1 GHz  
117  
50  
48  
49  
775  
147  
52  
52  
54  
924  
47  
43  
40  
Differential Output Voltage Magnitude 643  
mV  
V
Voltage across pins; output driver static  
Output driver static  
Common-Mode Output Voltage  
SCALED HSTL MODE, 16 mA  
Maximum Output Frequency  
Rise Time/Fall Time (20% to 80%)  
Duty Cycle  
VDD − 1.5  
VDD − 1.4 VDD − 1.25  
1
112  
50  
48  
49  
GHz  
ps  
%
%
%
Minimum VCO/maximum dividers  
100 Ω termination across output pair  
f < 500 MHz  
f = 500 MHz to 800 MHz  
f = 800 MHz to 1 GHz  
141  
52  
51  
47  
44  
40  
54  
Differential Output Voltage Magnitude 1.3  
1.6  
1.7  
V
Voltage across pins, output driver static;  
nominal supply  
Supply Sensitivity  
0.6  
mV/mV Change in output swing vs. VDD3_OUT[x:y]  
(ΔVOD/ΔVDD3)  
Common-Mode Output Voltage  
LVDS MODE, 3.5 mA  
VDD − 1.76 VDD − 1.6 VDD − 1.42  
V
Maximum Output Frequency  
Rise Time/Fall Time (20% to 80%)  
Duty Cycle  
1
138  
51  
49  
49  
GHz  
161  
53  
53  
ps  
%
%
%
100 Ω termination across output pair  
f < 500 MHz  
f = 500 MHz to 800 MHz  
f = 800 MHz to 1 GHz  
48  
43  
41  
55  
Differential Output Voltage Magnitude  
Balanced  
Unbalanced  
247  
454  
50  
mV  
mV  
Voltage across pins; output driver static  
Absolute difference between voltage  
magnitude of normal pin and inverted pin  
Common-Mode Output Voltage  
Common-Mode Difference  
1.125  
1.375  
50  
V
mV  
Output driver static  
Voltage difference between output pins;  
output driver static  
Short-Circuit Output Current  
CMOS MODE  
3.5  
24  
mA  
Output driver static  
Maximum Output Frequency  
Rise Time/Fall Time (20% to 80%)  
Duty Cycle  
250  
387  
50  
MHz  
ps  
%
665  
55  
15 pF load  
f = 250 MHz  
45  
Output Voltage High  
Output driver static  
Load current = 10 mA  
Load current = 1 mA  
Output driver static  
Load current = 10 mA  
Load current = 1 mA  
VDD − 0.25  
VDD − 0.1  
V
V
Output Voltage Low  
0.2  
0.1  
V
V
1 See the Multimode Output Drivers section.  
Rev. D | Page 8 of 56  
 
 
 
1...567891011...56

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