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AD9524

更新时间： 2024-01-31 00:24:53

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亚德诺 - ADI		时钟发生器
页数	文件大小	规格书
56页	863K
描述
Jitter Cleaner and Clock Generator with 6 Differential or 13 LVCMOS Outputs

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AD9524 技术参数

Source Url Status Check Date：	2013-05-01 14:56:31.078	是否无铅：	含铅
是否Rohs认证：	符合	生命周期：	Not Recommended
包装说明：	HVQCCN,	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	7.26
JESD-30 代码：	S-XQCC-N48	JESD-609代码：	e3
长度：	7 mm	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	1000 MHz	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	主时钟/晶体标称频率：	250 MHz
座面最大高度：	1 mm	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	宽度：	7 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

AD9524 数据手册

Data Sheet

AD9524

Parameter

Min Typ

Max

Unit Test Conditions/Comments

CLOCK OUTPUT DRIVERS—LOWER POWER MODE ON

LVDS Mode, 7 mA

Channel x control register, Bit 4 = 1

VDD3_OUT[x:y],¹Supply Voltage Clock Output Drivers

LVDS Mode, 3.5 mA

10.8

29.8

f = 122.88 MHz

f = 983.04 MHz

VDD3_OUT[x:y],¹Supply Voltage Clock Output Drivers

LVPECL Compatible Mode

6.5

7.5

26.3

f = 122.88 MHz

f = 983.04 MHz

VDD3_OUT[x:y],¹Supply Voltage Clock Output Drivers

HSTL Mode, 16 mA

12.4

31.2

f = 122.88 MHz

f = 983.04 MHz

VDD3_OUT[x:y],¹Supply Voltage Clock Output Drivers

HSTL Mode, 8 mA

24.3

59.1

f = 122.88 MHz

f = 983.04 MHz

VDD3_OUT[x:y],¹Supply Voltage Clock Output Drivers

12.7

31.8

f = 122.88 MHz

f = 983.04 MHz

OUT0

x and y are the pair of differential outputs that share the same power supply. For example, VDD3_OUT[0:1] is Supply Voltage Clock Output OUT0,

OUT1

(Pin 41 and Pin 40,

respectively) and Supply Voltage Clock Output OUT1,

(Pin 38 and Pin 37, respectively).

²The current for Pin 34 (VDD1.8_OUT[0:3]) is 2× that of the other VDD1.8_OUT[x:y] pairs.

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