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AD5330

更新时间： 2024-01-20 03:01:09
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 352K
描述
2.5 V to 5.5 V, 115 uA, Parallel Interface Single Voltage-Output 8-/10-/12-Bit DACs

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AD5330 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, SSOP20,.25针数：20
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.15
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：PARALLEL, 8 BITSJESD-30 代码：R-PDSO-G20
JESD-609代码：e3长度：6.5 mm
最大线性误差 (EL)：0.39%湿度敏感等级：1
位数：8功能数量：1
端子数量：20最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：SSOP20,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大稳定时间：8 µs标称安定时间 (tstl)：6 µs
子类别：Other Converters最大压摆率：0.25 mA
标称供电电压：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：4.4 mm
Base Number Matches：1

AD5330 数据手册

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AD5330/AD5331/AD5340/AD5341  
(VDD = 2.5 V to 5.5 V. RL = 2 k⍀ to GND; CL = 200 pF to GND; all specifications TMIN to TMAX  
unless otherwise noted.)  
AC CHARACTERISTICS1  
B Version3  
Parameter2  
Min  
Typ  
Max  
Unit  
Conditions/Comments  
REF = 2 V. See Figure 20  
Output Voltage Settling Time  
AD5330  
AD5331  
AD5340  
AD5341  
V
6
7
8
8
0.7  
6
0.5  
200  
–70  
8
9
10  
10  
µs  
1/4 Scale to 3/4 Scale Change (40 H to C0 H)  
1/4 Scale to 3/4 Scale Change (100 H to 300 H)  
1/4 Scale to 3/4 Scale Change (400 H to C00 H)  
1/4 Scale to 3/4 Scale Change (400 H to C00 H)  
µs  
µs  
µs  
V/µs  
nV-s  
nV-s  
kHz  
dB  
Slew Rate  
Major Code Transition Glitch Energy  
Digital Feedthrough  
Multiplying Bandwidth  
Total Harmonic Distortion  
1 LSB Change Around Major Carry  
VREF = 2 V 0.1 V p-p. Unbuffered Mode  
VREF = 2.5 V 0.1 V p-p. Frequency = 10 kHz  
NOTES  
1Guaranteed by design and characterization, not production tested.  
2See Terminology section.  
3Temperature range: B Version: –40°C to +105°C; typical specifications are at 25°C.  
Specifications subject to change without notice.  
TIMING CHARACTERISTICS1, 2, 3 (VDD = 2.5 V to 5.5 V, All specifications TMIN to TMAX unless otherwise noted.)  
Parameter  
Limit at TMIN, TMAX  
Unit  
Condition/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
t7  
t8  
0
0
20  
5
4.5  
5
5
4.5  
5
4.5  
20  
20  
50  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
CS to WR Setup Time  
CS to WR Hold Time  
WR Pulsewidth  
Data, GAIN, BUF, HBEN Setup Time  
Data, GAIN, BUF, HBEN Hold Time  
Synchronous Mode. WR Falling to LDAC Falling.  
Synchronous Mode. LDAC Falling to WR Rising.  
Synchronous Mode. WR Rising to LDAC Rising.  
Asynchronous Mode. LDAC Rising to WR Rising.  
Asynchronous Mode. WR Rising to LDAC Falling.  
LDAC Pulsewidth  
t9  
t10  
t11  
t12  
t13  
CLR Pulsewidth  
Time Between WR Cycles  
NOTES  
1Guaranteed by design and characterization, not production tested.  
2All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
3See Figure 1.  
t2  
t1  
CS  
t13  
t3  
WR  
t5  
t4  
DATA,  
GAIN,  
BUF,  
HBEN  
t8  
t6  
t7  
t9  
1
LDAC  
t10  
t11  
2
LDAC  
t12  
CLR  
NOTES:  
1
SYNCHRONOUS LDAC UPDATE MODE  
ASYNCHRONOUS LDAC UPDATE MODE  
2
Figure 1. Parallel Interface Timing Diagram  
–3–  
REV. 0  
1234567...20

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型号 品牌 获取价格 描述 数据表
AD5330_08 ADI

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