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9ZXL0632EKILF

更新时间： 2022-02-26 10:53:48
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艾迪悌 - IDT PC
页数 文件大小 规格书
20页 302K
描述
6-Output DB800ZL Derivat ive for PCIe Gen1–4 and UPI

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9ZXL0632EKILF 数据手册

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9ZXL0632E / 9ZXL0652E Datasheet  
Table 4. DIF_IN Clock Input Parameters  
Parameter  
Symbol  
Conditions  
Cross over voltage.  
Minimum Typical  
Maximum Units Notes  
Input Crossover Voltage – DIF_IN  
Input Swing – DIF_IN  
V
150  
300  
0.4  
-5  
900  
mV  
mV  
V/ns  
μA  
1
1
CROSS  
V
Differential value.  
SWING  
Input Slew Rate – DIF_IN  
Input Leakage Current  
dv/dt  
Measured differentially.  
8
5
1,2  
I
V
= V  
V = GND.  
DD , IN  
IN  
IN  
Measurement from differential  
waveform.  
Input Duty Cycle  
d
45  
0
55  
%
1
1
tin  
Input Jitter – Cycle to Cycle  
J
Differential measurement.  
125  
ps  
DIFIn  
1 Guaranteed by design and characterization, not 100% tested in production.  
2 Slew rate measured through ±75mV window centered around differential zero.  
Table 5. Input/Supply/Common Parameters  
Parameter  
Symbol  
Conditions  
Minimum  
Typical  
Maximum Units Notes  
Supply Voltage  
V
x
Supply voltage for core and analog.  
3.135  
3.3  
3.465  
85  
V
DD  
Ambient Operating  
Temperature  
Industrial range (T ).  
IND  
T
-40  
2
°C  
AMB  
Single-ended inputs, except SMBus, tri-level  
inputs.  
Input High Voltage  
Input Low Voltage  
V
V
V
+ 0.3  
DD  
V
V
IH  
Single-ended inputs, except SMBus, tri-level  
inputs.  
V
GND - 0.3  
0.8  
+ 0.3  
IL  
Input High Voltage  
Input Mid Voltage  
Input Low Voltage  
V
Tri-level Inputs.  
Tri-level Inputs.  
Tri-level Inputs.  
2.2  
1.2  
V
V
IH  
DD  
V
V
V
/2  
DD  
1.8  
IL  
IL  
GND - 0.3  
-5  
0.8  
5
V
I
Single-ended inputs, V = GND, V = V  
DD.  
μA  
IN  
IN  
IN  
Single-ended inputs.  
Input Current  
V
= 0 V; inputs with internal pull-up resistors.  
IN  
I
-50  
50  
μA  
INP  
V
= V ; inputs with internal pull-down  
IN  
DD  
resistors.  
F
V
V
V
= 3.3V, Bypass Mode.  
1
400  
102.5  
135  
7
MHz  
MHz  
MHz  
nH  
ibyp  
DD  
DD  
DD  
Input Frequency  
Pin Inductance  
Capacitance  
F
= 3.3V, 100MHz PLL Mode.  
= 3.3V, 133.33MHz PLL Mode.  
98.5  
132  
100.00  
133.33  
ipll  
ipll  
pin  
F
L
1
1
C
Logic inputs, except DIF_IN.  
DIF_IN differential clock inputs.  
Output pin capacitance.  
1.5  
1.5  
5
pF  
IN  
INDIF_IN  
C
2.7  
6
pF  
1,4  
1
C
pF  
OUT  
From V power-up and after input clock  
DD  
Clk Stabilization  
T
stabilization or de-assertion of PD# to 1st  
clock.  
1
1.8  
ms  
1,2  
STAB  
©2018 Integrated Device Technology, Inc.  
7
August 14, 2018  
1...45678910...20

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