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9ZX21901DKLFT

更新时间： 2024-02-07 14:24:59
品牌 Logo 应用领域
艾迪悌 - IDT PC驱动逻辑集成电路
页数 文件大小 规格书
20页 341K
描述
19-Output DB1900Z for PCIe Gen1-4 and QPI/UPI

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9ZX21901DKLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：VFQFPN
包装说明：HVQCCN,针数：72
Reach Compliance Code：compliant风险等级：5.73
Samacsys Description：VFQFP-N 10.0 X 10.0 X 0.9 MM - NO LEAD系列：9ZX
输入调节：DIFFERENTIAL MUXJESD-30 代码：S-XQCC-N72
JESD-609代码：e3长度：10 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：72实输出次数：38
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
座面最大高度：1 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
Base Number Matches：1

9ZX21901DKLFT 数据手册

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9ZX21901D DATASHEET  
Pin Descriptions (cont.)  
PIN #  
PIN NAME  
PIN TYPE  
DESCRIPTION  
Active low input for enabling DIF pair 6.  
37  
OE6#  
DIF_7  
IN  
1 =disable outputs, 0 = enable outputs  
HCSL true clock output  
38  
39  
OUT  
OUT  
DIF_7#  
HCSL Complementary clock output  
Active low input for enabling DIF pair 7.  
1 =disable outputs, 0 = enable outputs  
HCSL true clock output  
40  
OE7#  
IN  
41  
42  
DIF_8  
OUT  
OUT  
DIF_8#  
HCSL Complementary clock output  
Active low input for enabling DIF pair 8.  
1 =disable outputs, 0 = enable outputs  
Ground pin.  
43  
OE8#  
IN  
44  
45  
46  
47  
GND  
GND  
PWR  
OUT  
OUT  
VDD  
Power supply, nominal 3.3V  
DIF_9  
DIF_9#  
HCSL true clock output  
HCSL Complementary clock output  
Active low input for enabling DIF pair 9.  
1 =disable outputs, 0 = enable outputs  
HCSL true clock output  
48  
OE9#  
IN  
49  
50  
DIF_10  
OUT  
OUT  
DIF_10#  
HCSL Complementary clock output  
Active low input for enabling DIF pair 10.  
1 =disable outputs, 0 = enable outputs  
HCSL true clock output  
51  
OE10#  
IN  
52  
53  
DIF_11  
OUT  
OUT  
DIF_11#  
HCSL Complementary clock output  
Active low input for enabling DIF pair 11.  
1 =disable outputs, 0 = enable outputs  
HCSL true clock output  
54  
OE11#  
IN  
55  
56  
DIF_12  
OUT  
OUT  
DIF_12#  
HCSL Complementary clock output  
Active low input for enabling DIF pair 12.  
1 =disable outputs, 0 = enable outputs  
Power supply, nominal 3.3V  
57  
OE12#  
IN  
58  
59  
60  
61  
62  
63  
64  
65  
66  
67  
68  
69  
70  
71  
72  
VDD  
PWR  
OUT  
OUT  
OUT  
OUT  
GND  
OUT  
OUT  
OUT  
OUT  
PWR  
OUT  
OUT  
OUT  
OUT  
DIF_13  
DIF_13#  
DIF_14  
DIF_14#  
GND  
HCSL true clock output  
HCSL Complementary clock output  
HCSL true clock output  
HCSL Complementary clock output  
Ground pin.  
DIF_15  
DIF_15#  
DIF_16  
DIF_16#  
VDD  
HCSL true clock output  
HCSL Complementary clock output  
HCSL true clock output  
HCSL Complementary clock output  
Power supply, nominal 3.3V  
DIF_17  
DIF_17#  
DIF_18  
DIF_18#  
HCSL true clock output  
HCSL Complementary clock output  
HCSL true clock output  
HCSL Complementary clock output  
19-OUTPUT DB1900Z FOR PCIE GEN1-4 AND QPI/UPI  
4
APRIL 17, 2018  
1234567...20

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