9DB423BFLFT

更新时间： 2024-01-12 02:25:36

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艾迪悌 - IDT		时钟驱动器逻辑集成电路光电二极管 PC
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Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

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9DB423BFLFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP-28	针数：	28
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.82
系列：	9DB	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e3
长度：	9.7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	28
实输出次数：	4	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP28,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.05 ns	座面最大高度：	1.2 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	4.4 mm
Base Number Matches：	1

9DB423BFLFT 数据手册

9DB423B

Four Output Differential Buffer for PCIe for Gen 1, Gen 2 and QPI

DIF_STOP#

The DIF_STOP# signal is an active-low asynchronous input that cleanly stops and starts the DIF outputs. A valid clock must

be present on SRC_IN for this input to work properly. The DIF_STOP# signal is de-bounced and must remain stable for two

consecutive rising edges of DIF# to be recognized as a valid assertion or de-assertion.

DIF_STOP# - Assertion

Asserting DIF_STOP# causes all DIF outputs to stop after their next transition (if the control register settings allow the output

to stop). When the DIF_STOP# drive bit is ‘0’, the final state of all stopped DIF outputs is DIF = High and DIF# = Low. There

is no change in output drive current. DIF is driven with 6xI_REF.DIF# is not driven, but pulled low by the termination. When the

DIF_STOP# drive bit is ‘1’, the final state of all DIF output pins is Low. Both DIF and DIF# are not driven.

DIF_STOP# - De-assertion (transition from '0' to '1')

All stopped differential outputs resume normal operation in a glitch-free manner. The de-assertion latency to active outputs is

2-6 DIF clock periods, with all DIF outputs resuming simultaneously. If the DIF_STOP# drive control bit is ‘1’ (tri-state), all

stopped DIF outputs must be driven High (>200 mV) within 10 ns of de-assertion.

DIF_STOP_1 (Stop_Mode = Driven, PD_Mode = Driven)

1mS

DIF_Stop#

PWRDWN#

DIF (Free Running)

DIF# (Free Running)

DIF (Stoppable)

DIF# (Stoppable)

DIF_STOP_2 (Stop_Mode = Tristate, PD_Mode = Driven)

1mS

DIF_Stop#

PWRDWN#

DIF (Free Running)

DIF# (Free Running)

DIF (Stoppable)

DIF# (Stoppable)

IDT^®Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

1437B - 02/04/10

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