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8430DY-111

更新时间： 2024-01-07 20:18:10
品牌 Logo 应用领域
艾迪悌 - IDT 驱动逻辑集成电路
页数 文件大小 规格书
18页 172K
描述
Clock Driver, 8430 Series, 2 True Output(s), 0 Inverted Output(s), PQFP32, 7 X 7 MM, 1.40 MM HEIGHT, MS-026BBA, LQFP-32

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8430DY-111 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：7 X 7 MM, 1.40 MM HEIGHT, MS-026BBA, LQFP-32针数：32
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.62
系列：8430输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-PQFP-G32JESD-609代码：e0
长度：7 mm逻辑集成电路类型：CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：32
实输出次数：2最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE峰值回流温度（摄氏度）：240
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.015 ns
座面最大高度：1.6 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：7 mm
Base Number Matches：1

8430DY-111 数据手册

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700MHz, Low Jitter, Differential-to-  
3.3V LVPECL Frequency Synthesizer  
ICS8430-111  
PRELIMINARY DATA SHEET  
TABLE 1. PIN DESCRIPTIONS  
Number  
Name  
Type  
Pulldown  
Description  
1, 2, 3,  
28, 29, 30  
31, 32  
M5, M6, M7,  
M0, M1, M2,  
M3, M4  
Input  
M divider inputs. Data latched on LOW-to-HIGH transition  
of nP_LOAD input. LVCMOS/LVTTL interface levels.  
4
M8  
Input  
Input  
Pullup  
Pulldown  
Pullup  
5, 6  
N0, N1  
Determines output divider value as defined in Table 3C  
Function Table. LVCMOS/LVTTL interface levels.  
7
N2  
Input  
8, 16  
VEE  
Power  
Negative supply pins.  
Test output which is ACTIVE in the serial mode of operation.  
Output driven LOW in parallel mode. LVCMOS/LVTTL interface levels.  
Core supply pin.  
9
TEST  
VCC  
FOUT1,  
nFOUT1  
VCCO  
FOUT0,  
nFOUT0  
Output  
Power  
Output  
Power  
Output  
10  
11, 12  
13  
Differential output for the synthesizer. 3.3V LVPECL interface levels.  
Output supply pin.  
14, 15  
Differential output for the synthesizer. 3.3V LVPECL interface levels.  
Active High Master Reset. When logic HIGH, the internal dividers  
are reset causing the true outputs FOUTx to go low and the inverted  
17  
MR  
Input  
Pulldown outputs nFOUTx to go high. When logic LOW, the internal dividers  
and the outputs are enabled. Assertion of MR does not affect loaded  
M, N, and T values. LVCMOS / LVTTL interface levels.  
Clocks in serial data present at S_DATA input into the shift register  
on the rising edge of S_CLOCK. LVCMOS/LVTTL interface levels.  
Shift register serial input. Data sampled on the rising edge of  
S_CLOCK. LVCMOS/LVTTL interface levels.  
18  
19  
S_CLOCK  
S_DATA  
Input  
Input  
Pulldown  
Pulldown  
Controls transition of data from shift register into the dividers.  
LVCMOS/LVTTL interface levels.  
Analog supply pin.  
20  
21  
S_LOAD  
VCCA  
Input  
Pulldown  
Power  
Selects between differential clock or test inputs as the PLL reference  
22  
Input  
Pullup  
source. Selects CLK, nCLK inputs when HIGH. Selects TEST_CLK  
when LOW. LVCMOS/LVTTL interface levels.  
CLK_SEL  
23  
24  
25  
TEST_CLK  
CLK  
Input  
Input  
Input  
Pulldown Test clock input. LVCMOS/LVTTL interface levels.  
Pulldown Non-inverting differential clock input.  
nCLK  
Pullup  
Inverting differential clock input.  
Parallel load input. Determines when data present at M8:M0 is  
26  
nP_LOAD  
Input  
Pulldown loaded into the M divider, and when data present at N2:N0 sets  
the N output divider value. LVCMOS/LVTTL interface levels.  
Determines whether synthesizer is in PLL or bypass mode.  
LVCMOS/LVTTL interface levels.  
27  
VCO_SEL  
Input  
Pullup  
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.  
TABLE 2. PIN CHARACTERISTICS  
Symbol  
CIN  
Parameter  
Test Conditions  
Minimum  
Typical  
Maximum Units  
Input Capacitance  
Input Pullup Resistor  
Input Pulldown Resistor  
4
pF  
kΩ  
kΩ  
RPULLUP  
RPULLDOWN  
51  
51  
ICS8430DY-111 REVISION F JUNE 22, 2009  
3
©2009 Integrated Device Technology, Inc.  
1234567...18

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