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8430S10BYI-03LFT

更新时间： 2024-01-03 01:01:41

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艾迪悌 - IDT		时钟发生器
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31页	1080K
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Clock Generator for Cavium Processors

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8430S10BYI-03LFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	PTQFP
包装说明：	HTFQFP, TQFP48,.35SQ	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.79
Samacsys Description：	TQFP 7 X7 X 1.0- EXPOSED PAD	JESD-30 代码：	S-PQFP-G48
JESD-609代码：	e3	长度：	7 mm
湿度敏感等级：	3	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	133.333 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	HTFQFP	封装等效代码：	TQFP48,.35SQ
封装形状：	SQUARE	封装形式：	FLATPACK, HEAT SINK/SLUG, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
主时钟/晶体标称频率：	25 MHz	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Clock Generators
最大压摆率：	150 mA	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC

8430S10BYI-03LFT 数据手册

Clock Generator for Cavium Processors

ICS8430S10I-03

DATA SHEET

General Description

Features

The ICS8430S10I-03 is a PLL-based clock generator specifically

designed for Cavium Networks SoC processors. This high

performance device is optimized to generate the processor core

reference clock, the DDR reference clocks, the PCI/PCI-X bus

clocks, and the clocks for both the Gigabit Ethernet MAC and PHY.

The clock generator offers low-jitter, low-skew clock outputs, and

edge rates that easily meet the input requirements for the

CN30XX/CN31XX/CN38XX/CN58XX processors. The output

frequencies are generated from a 25MHz external input source or an

external 25MHz parallel resonant crystal. The extended temperature

range of the ICS8430S10I-03 supports telecommunication,

networking, and storage requirements.

• One selectable differential output pair for DDR 533/400/667,

LVPECL, LVDS interface levels

• Nine LVCMOS/ LVTTL outputs, 23Ω typical output impedance

• Selectable external crystal or differential input source

• Crystal oscillator interface designed for 25MHz, parallel resonant

crystal

• Differential input pair (PCLK, nPCLK) accepts LVPECL, LVDS,

CML, SSTL input levels

• Internal resistor bias on nPCLK pin allows the user to drive PCLK

input with external single-ended (LVCMOS/ LVTTL) input levels

• Power supply modes:

CORE / OUTPUT

3.3V / 3.3V LVDS, LVPECL, LVCMOS

3.3V / 2.5V LVCMOS

• -40°C to 85°C ambient operating temperature

• Available in lead-free (RoHS 6) package

Applications

• Systems using Cavium Processors

Pin Assignment

• CPE Gateway Design

• Home Media Servers

• 802.11n AP or Gateway

• Soho Secure Gateway

• Soho SME Gateway

• Wireless Soho and SME VPN Solutions

• Wired and Wireless Network Security

• Web Servers and Exchange Servers

48 47 46 45 44 43 42 41 40 39 38 37

V_DD

nOE_D

GND

V_{DDO_CD}

QD0

QD1

CORE_SEL

GND

nPLL_ SEL

ICS8430S10I-03

48-Pin TQFP,E-Pad

48 TQFP, E-Pad

XTAL

_IN

7mm x 7mm x 1mm

7mm x 7mm x 1mm package

_ OUT

XTAL

body

nXTAL

_ SEL

PCLK

GND

package body

Y Package

Top View

nOE_REF

V_{DDO_B}

QB0

QB1

V_{DDO_B}

nPCLK

nOE_C

Top View

nOE_B

GND

15 16 17 18 19 20 21 22 23

13 14

ICS8430S10BYI-03 REVISION A FEBRUARY 22, 2011

12 3 4 5 6 7...31

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