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8430AYI-61LF

更新时间： 2024-01-27 15:39:09
品牌 Logo 应用领域
艾迪悌 - IDT 时钟外围集成电路晶体
页数 文件大小 规格书
21页 294K
描述
LVPECL Frequeny Synthesizer

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8430AYI-61LF 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete零件包装代码：TQFP
包装说明：7 X 7 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, MS-026BBA, LQFP-32针数：32
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：7.67
Is Samacsys：NJESD-30 代码：S-PQFP-G32
JESD-609代码：e3长度：7 mm
湿度敏感等级：3端子数量：32
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：500 MHz封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP32,.35SQ,32
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
主时钟/晶体标称频率：27 MHz认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Clock Generators
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：7 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

8430AYI-61LF 数据手册

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8430I-61 DATA SHEET  
TABLE 1. PIN DESCRIPTIONS  
Number  
Name  
Type  
Description  
28, 29, 30  
31, 32, 1, 2 M3, M4, M5, M6  
M0, M1, M2  
Input Pulldown  
M divider inputs. Data latched on LOW-to-HIGH transition of nP_  
LOAD input. LVCMOS / LVTTL interface levels.  
3, 4  
M7, M8  
Input  
Pullup  
5, 7  
6
N0, N2  
N1  
Input Pulldown  
Determines output divider value as defined in Table 3C,  
Function Table. LVCMOS / LVTTL interface levels.  
Input  
Pullup  
8, 16  
VEE  
Power  
Negative supply pins.  
Test output which is ACTIVE in the serial mode of operation.  
Output driven LOW in parallel mode. LVCMOS interface levels.  
9
TEST  
VCC  
Output  
Power  
10  
Core supply pin.  
11, 12  
13  
FOUT1, nFOUT1 Output  
VCCO Power  
FOUT0, nFOUT0 Output  
Differential output for the synthesizer. LVPECL interface levels.  
Output supply pin for LVPECL outputs.  
14, 15  
Differential output for the synthesizer. LVPECL interface levels.  
Active High Master Reset. When logic HIGH, the internal dividers are  
reset causing the true outputs FOUTx to go low and the inverted out-  
17  
MR  
Input Pulldown puts nFOUTx to go high. When Logic LOW, the internal dividers and  
the outputs are enabled. Assertion of MR does not affect loaded M, N,  
and T values. LVCMOS / LVTTL interface levels.  
Clocks in serial data present at S_DATA input into the shift register on  
the rising edge of S_CLOCK. LVCMOS / LVTTL interface levels.  
18  
19  
S_CLOCK  
S_DATA  
Input Pulldown  
Shift register serial input. Data sampled on the rising edge  
of S_CLOCK. LVCMOS / LVTTL interface levels.  
Input Pulldown  
Controls transition of data from shift register into the dividers. LVC-  
MOS / LVTTL interface levels.  
20  
21  
S_LOAD  
VCCA  
Input Pulldown  
Power  
Input  
Analog supply pin.  
Selects between crystal oscillator or test inputs as the PLL reference  
Pullup source. Selects XTAL inputs when HIGH. Selects TEST_CLK when  
LOW. LVCMOS / LVTTL interface levels.  
22  
23  
XTAL_SEL  
TEST_CLK  
Input Pulldown Test clock input. LVCMOS / LVTTL interface levels.  
24,  
25  
XTAL_OUT, XTAL_  
IN  
Crystal oscillator interface. XTAL_IN is the input.  
XTAL_OUT is the output.  
Input  
Parallel load input. Determines when data present at M8:M0 is loaded  
26  
nP_LOAD  
Input Pulldown into M divider, and when data present at N2:N0 sets the  
N output divider value. LVCMOS / LVTTL interface levels.  
Determines whether synthesizer is in PLL or bypass mode. LVCMOS  
/ LVTTL interface levels.  
27  
VCO_SEL  
Input  
Pullup  
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.  
TABLE 2. PIN CHARACTERISTICS  
Symbol  
CIN  
Parameter  
Test Conditions  
Minimum Typical Maximum Units  
Input Capacitance  
Input Pullup Resistor  
4
pF  
kΩ  
kΩ  
RPULLUP  
51  
51  
RPULLDOWN Input Pulldown Resistor  
REVISION D 10/15/15  
3
500MHZ, CRYSTAL-TO-3.3V, 2.5V DIFFERENTIAL  
LVPECL FREQUENCY SYNTHESIZER  
1234567...21

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8430AYI-61LFT IDT LVPECL Frequeny Synthesizer

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