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Datasheet > 逻辑 > 触发器/锁存器> 74VHC175SJX
74VHC175SJX PDF预览

74VHC175SJX

更新时间： 2024-11-23 23:24:35
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
7页 74K
描述
Quad D-Type Flip-Flop

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74VHC175SJX 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Transferred零件包装代码：SOP
包装说明：SOP, SOP16,.3针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：7.25
Is Samacsys：N系列：AHC/VHC
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：10.2 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：75000000 Hz
最大I（ol）：0.008 A湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：85 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：260电源：2/5.5 V
Prop。Delay @ Nom-Sup：10.5 ns传播延迟（tpd）：17 ns
认证状态：Not Qualified座面最大高度：2.1 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：5.3 mm
最小 fmax：125 MHzBase Number Matches：1

74VHC175SJX 数据手册

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August 1993  
Revised April 1999  
74VHC175  
Quad D-Type Flip-Flop  
age. This device can be used to interface 5V to 3V systems  
and two supply systems such as battery backup. This cir-  
cuit prevents device destruction due to mismatched supply  
and input voltages.  
General Description  
The VHC175 is an advanced high-speed CMOS device  
fabricated with silicon gate CMOS technology. It achieves  
the high-speed operation similar to equivalent Bipolar  
Schottky TTL while maintaining the CMOS low power dissi-  
pation.  
Features  
■ High Speed: fMAX = 210 MHz (typ) at VCC = 5V  
■ Low power dissipation: ICC = 4 µA (max) at TA = 25°C  
■ High noise immunity: VNIH = VNIL = 28% VCC (min)  
The VHC175 is a high-speed quad D-type flip-flop. The  
device is useful for general flip-flop requirements where  
clock and clear inputs are common. The information on the  
D inputs is stored during the LOW-to-HIGH clock transition.  
Both true and complemented outputs of each flip-flop are  
provided. A Master Reset input resets all flip-flops, inde-  
pendent of the Clock or D inputs, when LOW.  
■ Power down protection is provided on all inputs  
■ Low noise: VOLP = 0.8V (max)  
■ Pin and function compatible with 74HC175  
An input protection circuit insures that 0V to 7V can be  
applied to the input pins without regard to the supply volt-  
Ordering Code:  
Order Number Package Number  
Package Description  
74VHC175M  
74VHC175SJ  
74VHC175MTC  
74VHC175N  
M16A  
M16D  
MTC16  
N16E  
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow  
16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide  
16-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm Wide  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Surface mount packages are also available on Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.  
Connection Diagram  
Pin Descriptions  
Pin Names  
D0–D3  
CP  
Description  
Data Inputs  
Clock Pulse Input  
Master Reset Input  
True Outputs  
MR  
Q0–Q3  
Q0–Q 3  
Complement Outputs  
Logic Symbols  
IEEE/IEC  
© 1999 Fairchild Semiconductor Corporation  
DS011637.prf  
www.fairchildsemi.com  
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74VHC175SJX 替代型号

型号 品牌 替代类型 描述 数据表
74VHC175N FAIRCHILD

完全替代

 Quad D-Type Flip-Flop
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