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74LVC161D

更新时间： 2024-11-19 11:15:31
品牌 Logo 应用领域
安世 - NEXPERIA 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
19页 293K
描述
Presettable synchronous 4-bit binary counter; asynchronous resetProduction

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74LVC161D 技术参数

是否Rohs认证：符合生命周期：Active
包装说明：SOP-16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.09
Is Samacsys：N其他特性：TCO OUTPUT
计数方向：UP系列：LVC/LCX/Z
JESD-30 代码：R-PDSO-G16JESD-609代码：e4
长度：9.9 mm负载电容（CL）：50 pF
负载/预设输入：YES逻辑集成电路类型：BINARY COUNTER
工作模式：SYNCHRONOUS湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
传播延迟（tpd）：9.5 ns认证状态：Not Qualified
座面最大高度：1.75 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：1.2 V标称供电电压 (Vsup)：2.7 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：POSITIVE EDGE宽度：3.9 mm
最小 fmax：150 MHzBase Number Matches：1

74LVC161D 数据手册

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74LVC161  
Presettable synchronous 4-bit binary counter; asynchronous  
reset  
Rev. 7 — 22 September 2021  
Product data sheet  
1. General description  
The 74LVC161 is a synchronous presettable binary counter with an internal look-head carry.  
Synchronous operation is provided by having all flip-flops clocked simultaneously on the  
positive-going edge of the clock (CP). The outputs (Q0 to Q3) of the counters may be preset HIGH  
or LOW. A LOW at the parallel enable input (PE) disables the counting action and causes the  
data at the data inputs (D0 to D3) to be loaded into the counter on the positive-going edge of the  
clock. Preset takes place regardless of the levels at count enable inputs (CEP and CET). A LOW  
at the master reset input (MR) sets Q0 to Q3 LOW regardless of the levels at input pins CP, PE,  
CET and CEP (thus providing an asynchronous clear function). The look-ahead carry simplifies  
serial cascading of the counters. Both CEP and CET must be HIGH to count. The CET input is fed  
forward to enable the terminal count output (TC). The TC output thus enabled will produce a HIGH  
output pulse of a duration approximately equal to a HIGH output of Q0. This pulse can be used to  
enable the next cascaded stage.  
Inputs can be driven from either 3.3 V or 5 V devices. This feature allows the use of these devices  
as translators in mixed 3.3 V and 5 V environments.  
Schmitt-trigger action at all inputs makes the circuit tolerant of slower input rise and fall times.  
2. Features and benefits  
•
Overvoltage tolerant inputs to 5.5 V  
•
•
•
•
•
•
•
•
Wide supply voltage range from 1.2 V to 3.6 V  
CMOS low power dissipation  
Direct interface with TTL levels  
Asynchronous reset  
Synchronous counting and loading  
Two count enable inputs for n-bit cascading  
Positive edge-triggered clock  
Complies with JEDEC standard:  
•
•
•
JESD8-7A (1.65 V to 1.95 V)  
JESD8-5A (2.3 V to 2.7 V)  
JESD8-C/JESD36 (2.7 V to 3.6 V)  
•
•
ESD protection:  
•
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•
HBM JESD22-A114F exceeds 2000 V  
MM JESD22-A115-B exceeds 200 V  
CDM JESD22-C101E exceeds 1000 V  
Specified from -40 °C to +85 °C and -40 °C to +125 °C  
 
 
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型号 品牌 获取价格 描述 数据表
74LVC161D,118 NXP

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