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Datasheet > 逻辑 > 总线驱动器/收发器> 74AUC1G125DBVRE4
74AUC1G125DBVRE4 PDF预览

74AUC1G125DBVRE4

更新时间： 2024-02-17 23:25:34
品牌 Logo 应用领域
德州仪器 - TI 总线驱动器总线收发器逻辑集成电路光电二极管输出元件
页数 文件大小 规格书
12页 358K
描述
SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT

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74AUC1G125DBVRE4 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOT-23
包装说明：SOT-23, 5 PIN针数：5
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：6 weeks风险等级：5.3
Is Samacsys：N控制类型：ENABLE LOW
计数方向：UNIDIRECTIONAL系列：AUC
JESD-30 代码：R-PDSO-G5JESD-609代码：e4
长度：2.9 mm负载电容（CL）：15 pF
逻辑集成电路类型：BUS DRIVER最大I（ol）：0.009 A
湿度敏感等级：1位数：1
功能数量：1端口数量：2
端子数量：5最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：LSSOP封装等效代码：TSOP5/6,.11,37
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, LOW PROFILE, SHRINK PITCH
包装方法：TR峰值回流温度（摄氏度）：260
电源：1.2/2.5 V最大电源电流（ICC）：0.01 mA
Prop。Delay @ Nom-Sup：3.6 ns传播延迟（tpd）：3.6 ns
认证状态：Not Qualified座面最大高度：1.45 mm
子类别：Bus Driver/Transceivers最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：0.8 V标称供电电压 (Vsup)：1.2 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.95 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
翻译：N/A宽度：1.6 mm
Base Number Matches：1

74AUC1G125DBVRE4 数据手册

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SN74AUC1G125  
SINGLE BUS BUFFER GATE  
WITH 3-STATE OUTPUT  
www.ti.com  
SCES382K–MARCH 2002–REVISED APRIL 2007  
PARAMETER MEASUREMENT INFORMATION  
TEST  
S1  
tPLH/tPHL  
tPLZ/tPZL  
tPHZ/tPZH  
Open  
2 × VCC  
GND  
2 × VCC  
Open  
GND  
S1  
RL  
From Output  
Under Test  
CL  
V
RL  
VCC  
CL  
(see Note A)  
D
RL  
0.8 V  
2 kW  
2 kW  
2 kW  
2 kW  
2 kW  
1 kW  
500 W  
0.1 V  
0.1 V  
15 pF  
15 pF  
15 pF  
15 pF  
15 pF  
30 pF  
30 pF  
1.2 V ± 0.1 V  
1.5 V ± 0.1 V  
1.8 V ± 0.15 V  
2.5 V ± 0.2 V  
1.8 V ± 0.15 V  
2.5 V ± 0.2 V  
0.1 V  
LOAD CIRCUIT  
0.15 V  
0.15 V  
0.15 V  
0.15 V  
VCC  
Timing Input  
VCC/2  
0 V  
tW  
tsu  
th  
VCC  
VCC  
0 V  
Input  
VCC/2  
VCC/2  
Data Input  
VCC/2  
VCC/2  
0 V  
VOLTAGE WAVEFORMS  
PULSE DURATION  
VOLTAGE WAVEFORMS  
SETUP AND HOLD TIMES  
VCC  
0 V  
VCC  
0 V  
Output  
Control  
VCC/2  
VCC/2  
Input  
VCC/2  
VCC/2  
tPZL  
tPLZ  
tPLH  
tPHL  
VCC/2  
Output  
Waveform 1  
S1 at 2 × VCC  
(see Note B)  
VOH  
VOL  
VCC  
VOL  
VCC/2  
VCC/2  
Output  
Output  
VOL + V  
D
tPHL  
tPLH  
tPZH  
tPHZ  
VOH  
VOL  
Output  
Waveform 2  
S1 at GND  
VOH  
VOH – V  
D
VCC/2  
VCC/2  
VCC/2  
»0 V  
(see Note B)  
VOLTAGE WAVEFORMS  
PROPAGATION DELAY TIMES  
INVERTING AND NONINVERTING OUTPUTS  
VOLTAGE WAVEFORMS  
ENABLE AND DISABLE TIMES  
LOW- AND HIGH-LEVEL ENABLING  
NOTES: A. CL includes probe and jig capacitance.  
B. Waveform 1 is for an output with internal conditions such that the output is low, except when disabled by the output control.  
Waveform 2 is for an output with internal conditions such that the output is high, except when disabled by the output control.  
C. All input pulses are supplied by generators having the following characteristics: PRR £ 10 MHz, ZO = 50 W,  
slew rate ³ 1 V/ns.  
D. The outputs are measured one at a time, with one transition per measurement.  
E. tPLZ and tPHZ are the same as tdis.  
F. tPZL and tPZH are the same as ten.  
G. tPLH and tPHL are the same as tpd.  
Figure 1. Load Circuit and Voltage Waveforms  
5
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74AUC1G125DBVRE4 替代型号

型号 品牌 替代类型 描述 数据表
74AUC1G125DBVRE4 TI

当前型号

 SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUC1G125DBVR TI

类似代替

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SN74AUC1G126DBVR TI

类似代替

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 SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT

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型号 品牌 获取价格 描述 数据表
74AUC1G125DBVRG4 TI

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