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74ALVT16823DGG

更新时间： 2024-09-26 11:15:35
品牌 Logo 应用领域
安世 - NEXPERIA 驱动信息通信管理光电二极管逻辑集成电路
页数 文件大小 规格书
16页 258K
描述
18-bit bus-interface D-type flip-flop with reset and enable; 3-stateProduction

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74ALVT16823DGG 技术参数

是否Rohs认证：符合生命周期：Active
包装说明：TSSOP2-56Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.21
Is Samacsys：N其他特性：ALSO OPERATES FROM 3V TO 3.6V SUPPLY
系列：ALVTJESD-30 代码：R-PDSO-G56
JESD-609代码：e4长度：14 mm
逻辑集成电路类型：BUS DRIVER湿度敏感等级：2
位数：9功能数量：2
端口数量：2端子数量：56
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260最大电源电流（ICC）：5 mA
传播延迟（tpd）：4.5 ns认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：2.3 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：BICMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：6.1 mmBase Number Matches：1

74ALVT16823DGG 数据手册

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74ALVT16823  
18-bit bus-interface D-type flip-flop with reset and enable;  
3-state  
Rev. 6 — 20 October 2020  
Product data sheet  
1. General description  
The 74ALVT16823 is an 18-bit positive-edge triggered D-type flip-flop with 3-state outputs, reset  
and enable.  
The device can be used as two 9-bit flip-flops or one 18-bit flip-flop. The device features clock  
(nCP), clock enable (nCE), master reset (nMR) and output enable (nOE, inputs each controlling  
9-bits. When nCE is LOW, the flip-flops will store the state of their individual D-inputs that meet the  
set-up and hold time requirements on the LOW-to-HIGH clock (nCP) transition. A HIGH on nOE  
causes the outputs to assume a high-impedance OFF-state. Operation of the nOE input does not  
affect the state of the flip-flops. A LOW on nMR will reset the flip-flops LOW. Bus hold data inputs  
eliminate the need for external pull-up resistors to define unused inputs  
2. Features and benefits  
•
Wide supply voltage range from 2.3 V to 3.6 V  
•
•
•
•
•
•
•
•
Overvoltage tolerant inputs to 5.5 V  
BiCMOS high speed and output drive  
Direct interface with TTL levels  
Bus hold on data inputs  
Power-up 3-state  
IOFF circuitry provides partial Power-down mode operation  
Two sets of high speed parallel registers with positive edge-triggered D-type flip-flops  
Ideal where high speed, light loading, or increased fan-in are required with MOS  
microprocessors  
•
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•
•
•
•
Live insertion and extraction permitted  
Power-up reset  
No bus current loading when output is tied to 5 V bus  
Output capability: +64 mA to -32 mA  
Latch-up performance exceeds 500 mA per JESD 78 Class II Level B  
ESD protection:  
•
•
MIL STD 883, method 3015: exceeds 2000 V  
MM: exceeds 200 V  
•
Specified from -40 °C to 85 °C  
3. Ordering information  
Table 1. Ordering information  
Type number  
Package  
Temperature range Name  
Description  
Version  
74ALVT16823DGG -40 °C to +85 °C  
TSSOP56 plastic thin shrink small outline package; 56 leads;  
body width 6.1 mm  
SOT364-1  
 
 
 
1234567...16

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 		2.5V/3.3V ALVT 20-bit buffer/line driver, non-inverting 3-State

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