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74AHCT377D,118 PDF预览

74AHCT377D,118

更新时间： 2024-12-01 15:32:03
品牌 Logo 应用领域
恩智浦 - NXP 光电二极管逻辑集成电路触发器
页数 文件大小 规格书
16页 84K
描述
74AHC(T)377 - Octal D-type flip-flop with data enable; positive-edge trigger SOP 20-Pin

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74AHCT377D,118 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：SOP包装说明：SOP, SOP20,.4
针数：20Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.22
系列：AHCT/VHCTJESD-30 代码：R-PDSO-G20
JESD-609代码：e4长度：12.8 mm
负载电容（CL）：50 pF逻辑集成电路类型：D FLIP-FLOP
最大频率@ Nom-Sup：75000000 Hz最大I（ol）：0.008 A
湿度敏感等级：1位数：8
功能数量：1端子数量：20
最高工作温度：125 °C最低工作温度：-40 °C
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP20,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：260
电源：5 V最大电源电流（ICC）：0.08 mA
传播延迟（tpd）：13.5 ns认证状态：Not Qualified
座面最大高度：2.65 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：AUTOMOTIVE
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30触发器类型：POSITIVE EDGE
宽度：7.5 mm最小 fmax：80 MHz
Base Number Matches：1

74AHCT377D,118 数据手册

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74AHC377; 74AHCT377  
Octal D-type flip-flop with data enable; positive-edge trigger  
Rev. 02 — 12 June 2008  
Product data sheet  
1. General description  
The 74AHC377; 74AHCT377 is a high-speed Si-gate CMOS device and is pin compatible  
with Low-power Schottky TTL (LSTTL). It is specified in compliance with JEDEC standard  
No. 7-A.  
The 74AHC377; 74AHCT377 has eight edge-triggered, D-type flip-flops with individual D  
inputs and Q outputs. A common clock input (CP) loads all flip-flops simultaneously when  
the data enable input (E) is LOW. The state of each D input, one set-up time before the  
LOW-to-HIGH clock transition, is transferred to the corresponding output (Qn) of the  
flip-flop. The E input is only required to be stable one set-up time prior to the  
LOW-to-HIGH transition for predictable operation.  
For versions associated with the 74AHC377; 74AHCT377, refer to the following:  
• For the master reset version, see 74AHC273; 74AHCT273  
• For the transparent latch version, see 74AHC373; 74AHCT373  
• For the 3-state version, see 74AHC374; 74AHCT374  
2. Features  
I Balanced propagation delays  
I All inputs have Schmitt-trigger actions  
I Inputs accept voltages higher than VCC  
I Ideal for addressable register applications  
I Data enable for address and data synchronization  
I Eight positive-edge triggered D-type flip-flops  
I Input levels:  
N For 74AHC377: CMOS level  
N For 74AHCT377: TTL level  
I ESD protection:  
N HBM EIA/JESD22-A114E exceeds 2000 V  
N MM EIA/JESD22-A115-A exceeds 200 V  
N CDM EIA/JESD22-C101C exceeds 1000 V  
I Multiple package options  
I Specified from −40 °C to +85 °C and from −40 °C to +125 °C  
 
 
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