5秒后页面跳转
捷配首页

Datasheet > 72V2103L7.5PFGI
72V2103L7.5PFGI PDF预览

72V2103L7.5PFGI

更新时间： 2024-09-16 14:40:11
品牌 Logo 应用领域
艾迪悌 - IDT 先进先出芯片
页数 文件大小 规格书
46页 371K
描述
FIFO, 128KX18, 5ns, Synchronous, CMOS, PQFP80, GREEN, PLASTIC, TQFP-80

阅读下载

中文翻译

获取价格

72V2103L7.5PFGI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LQFP,针数：80
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.16
最长访问时间：5 ns其他特性：CAN ALSO BE CONFIGURED AS 262,144 X 9
周期时间：7.5 nsJESD-30 代码：S-PQFP-G80
JESD-609代码：e3长度：14 mm
内存密度：2359296 bit内存宽度：18
湿度敏感等级：3功能数量：1
端子数量：80字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：128KX18可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压 (Vsup)：3.45 V最小供电电压 (Vsup)：3.15 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：14 mm
Base Number Matches：1

72V2103L7.5PFGI 数据手册

 浏览型号72V2103L7.5PFGI的Datasheet PDF文件第2页浏览型号72V2103L7.5PFGI的Datasheet PDF文件第3页浏览型号72V2103L7.5PFGI的Datasheet PDF文件第4页浏览型号72V2103L7.5PFGI的Datasheet PDF文件第5页浏览型号72V2103L7.5PFGI的Datasheet PDF文件第6页浏览型号72V2103L7.5PFGI的Datasheet PDF文件第7页 
3.3 VOLT HIGH-DENSITY SUPERSYNC II™  
NARROW BUS FIFO  
131,072 x 18/262,144 x 9  
262,144 x 18/524,288 x 9  
IDT72V2103  
IDT72V2113  
FEATURES:  
• Empty, Full and Half-Full flags signal FIFO status  
• Programmable Almost-Empty and Almost-Full flags, each flag can  
default to one of eight preselected offsets  
• Selectable synchronous/asynchronous timing modes for Almost-  
Empty and Almost-Full flags  
• Program programmable flags by either serial or parallel means  
• Select IDT Standard timing (using EF and FF flags) or First Word  
Fall Through timing (using OR and IR flags)  
• Output enable puts data outputs into high impedance state  
• Easily expandable in depth and width  
• JTAG port, provided for Boundary Scan function (BGA Only)  
• Independent Read and Write Clocks (permit reading and writing  
simultaneously)  
• Choose among the following memory organizations:  
IDT72V2103  
IDT72V2113  
⎯
⎯
131,072 x 18/262,144 x 9  
262,144 x 18/524,288 x 9  
• Functionally compatible with the IDT72V255LA/72V265LA and  
IDT72V275/72V285 SuperSync FIFOs  
• Up to 166 MHz Operation of the Clocks  
• User selectable Asynchronous read and/or write ports (BGA Only)  
• 7.5 ns read/write cycle time (5.0 ns access time)  
• User selectable input and output port bus-sizing  
- x9 in to x9 out  
- x9 in to x18 out  
- x18 in to x9 out  
- x18 in to x18 out  
• Big-Endian/Little-Endian user selectable byte representation  
• 5V tolerant inputs  
• Available in a 80-pin Thin Quad Flat Pack (TQFP) or a 100-pin Ball  
Grid Array (BGA) (with additional features)  
• Pin compatible to the SuperSync II (IDT72V223/72V233/72V243/  
72V253/72V263/72V273/72V283/72V293)family  
• Fixed, low first word latency  
• Zero latency retransmit  
• Auto power down minimizes standby power consumption  
• Master Reset clears entire FIFO  
• High-performance submicron CMOS technology  
• Industrial temperature range (–40°C to +85°C) is available  
• Green parts available, see ordering information  
• Partial Reset clears data, but retains programmable settings  
FUNCTIONAL BLOCK DIAGRAM  
D0 -Dn (x9 or x18)  
LD SEN  
*Available on the  
WEN WCLK/WR  
*
BGA package only.  
INPUT REGISTER  
OFFSET REGISTER  
FF/IR  
PAF  
EF/OR  
PAE  
FLAG  
LOGIC  
WRITE CONTROL  
LOGIC  
ASYW  
HF  
*
RAM ARRAY  
FWFT/SI  
PFM  
131,072 x 18 or 262,144 x 9  
262,144 x 18 or 524,288 x 9  
FSEL0  
FSEL1  
WRITE POINTER  
READ POINTER  
BE  
CONTROL  
LOGIC  
IP  
RT  
RM  
ASYR  
READ  
CONTROL  
LOGIC  
OUTPUT REGISTER  
IW  
OW  
BUS  
*
CONFIGURATION  
MRS  
PRS  
RESET  
LOGIC  
RCLK/RD  
*
REN  
TCK  
*
*
TRST  
TMS  
TDI  
TDO  
JTAG CONTROL  
(BOUNDARY  
SCAN)  
*
6119 drw01  
*
Q0 -Qn (x9 or x18)  
OE  
*
*
IDTandtheIDTlogoareregisteredtrademarksofIntegratedDeviceTechnology,Inc.SuperSyncIIFIFOisatrademarkofIntegratedDeviceTechnology,Inc.  
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES  
OCTOBER 22, 2008  
1
©
2008 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.  
DSC-6119/14  
1234567...46

中文翻译

下载PDF

与72V2103L7.5PFGI相关器件

型号 品牌 获取价格 描述 数据表
72V2103L7-5BCG IDT

获取价格

 		3.3 VOLT HIGH-DENSITY SUPERSYNC II NARROW BUS FIFO
72V2103L7-5BCG8 IDT

获取价格

 		FIFO
72V2103L7-5BCGI IDT

获取价格

 		FIFO
72V2103L7-5BCGI8 IDT

获取价格

 		FIFO
72V2103L7-5BCI IDT

获取价格

 		CABGA-100, Tray
72V2103L7-5PF8 IDT

获取价格

 		TQFP-80, Reel
72V2103L7-5PF9 IDT

获取价格

 		FIFO, 128KX18, 5ns, Synchronous, CMOS, PQFP80, PLASTIC, TQFP-80
72V2103L7-5PFG IDT

获取价格

 		FIFO
72V2103L7-5PFG8 IDT

获取价格

 		3.3 VOLT HIGH-DENSITY SUPERSYNC II NARROW BUS FIFO
72V2103L7-5PFGI IDT

获取价格

 		FIFO

与72V2103L7.5PFGI相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证