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723631L20PFGI

更新时间： 2024-02-28 22:44:54
品牌 Logo 应用领域
艾迪悌 - IDT 时钟先进先出芯片内存集成电路
页数 文件大小 规格书
21页 216K
描述
TQFP-120, Tray

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723631L20PFGI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TQFP
包装说明：LFQFP, QFP120,.63SQ,16针数：120
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.31
最长访问时间：13 ns其他特性：MAIL BOX; RETRANSMIT
最大时钟频率 (fCLK)：50 MHz周期时间：20 ns
JESD-30 代码：S-PQFP-G120JESD-609代码：e3
长度：14 mm内存密度：18432 bit
内存集成电路类型：OTHER FIFO内存宽度：36
湿度敏感等级：3功能数量：1
端子数量：120字数：512 words
字数代码：512工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：512X36可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP120,.63SQ,16封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：5 V
认证状态：Not Qualified座面最大高度：1.6 mm
子类别：FIFOs最大压摆率：0.0004 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.4 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：14 mm
Base Number Matches：1

723631L20PFGI 数据手册

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IDT723631/723641/723651 CMOS SyncFIFO™  
512 x 36, 1,024 x 36 and 2,048 x 36  
COMMERCIALANDINDUSTRIAL  
TEMPERATURERANGES  
ACELECTRICALCHARACTERISTICSOVERRECOMMENDEDRANGESOF  
SUPPLYVOLTAGEANDOPERATINGFREE-AIRTEMPERATURE  
(Commercial: VCC = 5.0V ± 10%, TA = 0°C to +70°C; Industrial: VCC = 5.0V ± 10%, TA = -40°C to +85°C)  
Commercial  
IDT723631L15  
IDT723641L15  
IDT723651L15  
Com’l & Ind’l(1)  
IDT723631L20  
IDT723641L20  
IDT723651L20  
Symbol  
fS  
Parameter  
Min.  
Max.  
Min.  
–
Max.  
Unit  
MHz  
ns  
ns  
Clock Frequency, CLKA or CLKB  
–
15  
6
6
5
5
7
6
5
9
5
5
0
0
0
0
5
0
0
0
0
9
12  
66.7  
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
50  
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
tCLK  
Clock Cycle Time, CLKA or CLKB  
20  
8
tCLKH  
tCLKL  
tDS  
Pulse Duration, CLKA or CLKB HIGH  
Pulse Duration, CLKA or CLKB LOW  
8
ns  
Setup Time, A0-A35 before CLKA↑and B0-B35 before CLKB↑  
Setup Time, ENA to CLKA↑; ENB to CLKB↑  
Setup Time, CSA, W/RA, and MBA to CLKA↑; CSB, W/RB and MBB to CLKB↑  
Setup Time, RTM and RFM to CLKB↑  
6
ns  
ns  
ns  
ns  
ns  
ns  
tENS1  
tENS2  
tRMS  
6
7.5  
6.5  
6
(2)  
tRSTS  
tFSS  
Setup Time, RST LOW before CLKA↑ or CLKB↑  
Setup Time, FS0 and FS1 before RST HIGH  
10  
6
tSDS(3)  
tSENS(3)  
tDH  
Setup Time, FS0/SD before CLKA↑  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Setup Time, FS1/SEN before CLKA↑  
6
Hold Time, A0-A35 after CLKA↑ and B0-B35 after CLKB↑  
Hold Time, ENA after CLKA↑; ENB after CLKB↑  
Hold Time, CSA, W/RA, and MBA after CLKA↑; CSB, W/RB and MBB after CLKB↑  
Hold Time, RTM and RFM after CLKB↑  
0
tENH1  
tENH2  
tRMH  
tRSTH  
tFSH  
0
0
0
(2)  
Hold Time, RST LOW after CLKA↑ or CLKB↑  
6
Hold Time, FS0 and FS1 after RST HIGH  
Hold Time, FS1/SEN HIGH after RST HIGH  
Hold Time, FS0/SD after CLKA↑  
0
(3)  
tSPH  
0
(3)  
tSDH  
0
(3)  
tSENH  
Hold Time, FS1/SEN after CLKA↑  
0
tSKEW1(4) Skew Time, between CLKA↑ and CLKB↑ for OR and IR  
tSKEW2(4) Skew Time, between CLKA↑and CLKB↑ for AE and AF  
11  
16  
ns  
NOTES:  
1. Industrial temperature range product for 20ns is available as a standard device.  
2. Requirement to count the clock edge as one of at least four needed to reset a FIFO.  
3. Only applies when serial load method is used to program flag Offset registers.  
4. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relationship between CLKA cycle and CLKB cycle.  
5. Design simulated but not tested (typical values).  
7
1...45678910...21

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