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723631L15PFG

更新时间： 2024-01-24 14:16:35
品牌 Logo 应用领域
艾迪悌 - IDT 时钟先进先出芯片内存集成电路
页数 文件大小 规格书
20页 347K
描述
CMOS SyncFIFO

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723631L15PFG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TQFP
包装说明：LFQFP, QFP120,.63SQ,16针数：120
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.31
最长访问时间：11 ns其他特性：MAIL BOX; RETRANSMIT
最大时钟频率 (fCLK)：66.7 MHz周期时间：15 ns
JESD-30 代码：S-PQFP-G120JESD-609代码：e3
长度：14 mm内存密度：18432 bit
内存集成电路类型：OTHER FIFO内存宽度：36
湿度敏感等级：3功能数量：1
端子数量：120字数：512 words
字数代码：512工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：512X36可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP120,.63SQ,16封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：5 V
认证状态：Not Qualified座面最大高度：1.6 mm
子类别：FIFOs最大压摆率：0.0004 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.4 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：14 mm
Base Number Matches：1

723631L15PFG 数据手册

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IDT723631/723641/723651 CMOS SyncFIFO™  
512 x 36, 1,024 x 36 and 2,048 x 36  
COMMERCIALANDINDUSTRIAL  
TEMPERATURERANGES  
250  
fdata = 1/2 fS  
TA  
= 25°C  
CL  
= 0pF  
VCC = 5.5V  
200  
150  
100  
50  
VCC = 5.0V  
VCC= 4.5V  
0
0
10  
20  
30  
40  
50  
60  
70  
3023 drw04  
fS  
⎯ Clock Frequency ⎯ MHz  
Figure 1. Typical Characteristics: Supply vs Clock Frequency  
CALCULATING POWER DISSIPATION  
The ICC(f) current for the graph in Figure 1 was taken while simultaneously reading and writing the FIFO on the IDT723641 with CLKA and CLKB set  
to fS. All data inputs and data outputs change state during each clock cycle to consume the highest supply current. Data outputs were disconnected to  
normalize the graph to a zero-capacitance load. Once the capacitance load per data-output channel and the number of IDT723631/723641/723651  
inputs driven by TTL HIGH levels are known, the power dissipation can be calculated with the equation below.  
With ICC(f) taken from Figure 1, the maximum power dissipation (PT) of these FIFOs may be calculated by:  
2
PT = VCC x [ICC(f) + (N x ΔICC x dc)] + Σ(CL x VCC x fO)  
where:  
N
ΔICC  
dc  
CL  
fO  
=
=
=
=
=
number of inputs driven by TTL levels  
increase in power supply current for each input at a TTL HIGH level  
duty cycle of inputs at a TTL HIGH level of 3.4  
output capacitance load  
switching frequency of an output  
When no reads or writes are occurring on these devices, the power dissipated by a single clock (CLKA or CLKB) input running at frequency fS is  
calculated by:  
PT = VCC x fS x 0.209 mA/MHz  
5
12345678...20

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