5秒后页面跳转
捷配首页

Datasheet > 71V2546S133PFG
71V2546S133PFG PDF预览

71V2546S133PFG

更新时间： 2024-02-02 15:46:01
品牌 Logo 应用领域
艾迪悌 - IDT 时钟静态存储器内存集成电路
页数 文件大小 规格书
21页 733K
描述
3.3V Synchronous ZBT SRAM

阅读下载

中文翻译

获取价格

71V2546S133PFG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TQFP
包装说明：LQFP, QFP100,.63X.87针数：100
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.4
最长访问时间：4.2 ns其他特性：PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：133 MHzI/O 类型：COMMON
JESD-30 代码：R-PQFP-G100JESD-609代码：e3
长度：20 mm内存密度：4718592 bit
内存集成电路类型：ZBT SRAM内存宽度：36
湿度敏感等级：3功能数量：1
端子数量：100字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128KX36输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：2.5,3.3 V
认证状态：Not Qualified座面最大高度：1.6 mm
最大待机电流：0.04 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.3 mA
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：14 mm
Base Number Matches：1

71V2546S133PFG 数据手册

 浏览型号71V2546S133PFG的Datasheet PDF文件第2页浏览型号71V2546S133PFG的Datasheet PDF文件第3页浏览型号71V2546S133PFG的Datasheet PDF文件第4页浏览型号71V2546S133PFG的Datasheet PDF文件第5页浏览型号71V2546S133PFG的Datasheet PDF文件第6页浏览型号71V2546S133PFG的Datasheet PDF文件第7页 
IDT71V2546S/XS  
128K x 36  
3.3V Synchronous ZBT™ SRAM  
2.5V I/O, Burst Counter  
Pipelined Outputs  
AddressandcontrolsignalsareappliedtotheSRAMduringoneclock  
cycle, andtwocycleslatertheassociateddatacycleoccurs, beitread  
or write.  
Features  
◆
128K x 36 memory configurations  
◆
Supports high performance system speed - 150 MHz  
The IDT71V2546 contains data I/O, address and control signal  
registers.Outputenableistheonlyasynchronoussignalandcanbeused  
todisabletheoutputsatanygiventime.  
(3.8 ns Clock-to-Data Access)  
ZBTTM Feature - No dead cycles between write and read  
◆
cycles  
◆
AClockEnable(CEN)pinallowsoperationoftheIDT71V2546tobe  
suspended as long as necessary. All synchronous inputs are ignored  
when(CEN)ishighandtheinternaldeviceregisterswillholdtheirprevious  
values.  
Internally synchronized output buffer enable eliminates the  
need to control OE  
◆
Single R/W (READ/WRITE) control pin  
◆
Positive clock-edge triggered address, data, and control  
Therearethreechipenablepins(CE1,CE2,CE2)thatallowtheuser  
to deselect the device when desired. If any one of these three are not  
assertedwhenADV/LDislow,nonewmemoryoperationcanbeinitiated.  
However,anypendingdatatransfers(readsorwrites)willbecompleted.  
Thedatabuswilltri-statetwocyclesafterchipisdeselectedorawriteis  
initiated.  
signal registers for fully pipelined applications  
◆
4-word burst capability (interleaved or linear)  
◆
Individual byte write (BW1 - BW4) control (May tie active)  
◆
Three chip enables for simple depth expansion  
◆
3.3V power supply (±5%), 2.5V I/O Supply (VDDQ)  
◆
Packaged in a JEDEC standard 100-pin plastic thin quad  
TheIDT71V2546hasanon-chipburstcounter.Intheburstmode,the  
IDT71V2546 can provide four cycles of data for a single address  
presentedtotheSRAM.Theorderoftheburstsequenceisdefinedbythe  
LBOinputpin.TheLBOpinselectsbetweenlinearandinterleavedburst  
sequence. The ADV/LD signal is used to load a new external address  
(ADV/LD = LOW) or increment the internal burst counter (ADV/LD =  
HIGH).  
flatpack (TQFP) and 119 ball grid array (BGA)  
Description  
The IDT71V2546 is a 3.3V high-speed 4,718,592-bit (4.5 Megabit)  
synchronous SRAM. It is designed to eliminate dead bus cycles when  
turning the bus around between reads and writes, or writes and reads.  
Thus, theyhavebeengiventhenameZBTTM, orZeroBusTurnaround.  
TheIDT71V2546SRAMutilizeIDT's latesthigh-performanceCMOS  
process and is packaged in a JEDEC standard 14mm x 20mm 100-pin  
thinplasticquadflatpack(TQFP)aswellasa119ballgridarray(BGA).  
PinDescriptionSummary  
A0-A16  
Address Inputs  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
I/O  
Synchronous  
Synchronous  
Asynchronous  
Synchronous  
Synchronous  
Synchronous  
N/A  
Chip Enables  
CE , CE  
1
2
, CE  
2
Output Enable  
OE  
R/W  
Read/Write Signal  
Clock Enable  
CEN  
Individual Byte Write Selects  
Clock  
BW  
1
, BW  
2
, BW  
3
, BW  
4
CLK  
ADV/LD  
LBO  
Advance burst address / Load new address  
Linear / Interleaved Burst Order  
Sleep Mode  
Synchronous  
Static  
ZZ  
Synchronous  
Synchronous  
Static  
I/O  
0
-I/O31, I/OP1-I/OP4  
DD, VDDQ  
SS  
Data Input / Output  
Core Power, I/O Power  
Ground  
V
Supply  
Supply  
V
Static  
5294 tbl 01  
APRIL 2011  
1
©2011IntegratedDeviceTechnology,Inc.  
DSC-5294/07  
1234567...21

中文翻译

下载PDF

71V2546S133PFG 替代型号

型号 品牌 替代类型 描述 数据表
IDT71V2546S133PF IDT

类似代替

 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs

与71V2546S133PFG相关器件

型号 品牌 获取价格 描述 数据表
71V2546S133PFG8 IDT

获取价格

 		3.3V Synchronous ZBT SRAM
71V2546S133PFGI IDT

获取价格

 		3.3V Synchronous ZBT SRAM
71V2546S133PFGI8 IDT

获取价格

 		ZBT SRAM, 128KX36, 4.2ns, CMOS, PQFP100, 14 X 20 MM, GREEN, PLASTIC, TQFP-100
71V2546S133PFI8 IDT

获取价格

 		ZBT SRAM, 128KX36, 4.2ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, MO-136DJ, TQ
71V2546S150BG IDT

获取价格

 		PBGA-119, Tray
71V2546S150BGG IDT

获取价格

 		3.3V Synchronous ZBT SRAM
71V2546S150BGG8 IDT

获取价格

 		3.3V Synchronous ZBT SRAM
71V2546S150BGGI IDT

获取价格

 		3.3V Synchronous ZBT SRAM
71V2546S150BGGI8 IDT

获取价格

 		3.3V Synchronous ZBT SRAM
71V2546S150PF IDT

获取价格

 		ZBT SRAM, 128KX36, 3.8ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100

与71V2546S133PFG相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证