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71V016SA20PHGI8

更新时间： 2022-12-29 20:47:48
品牌 Logo 应用领域
艾迪悌 - IDT /
页数 文件大小 规格书
9页 116K
描述
3.3V CMOS Static RAM

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71V016SA20PHGI8 数据手册

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IDT71V016SA, 3.3V CMOS Static RAM  
1 Meg (64K x 16-Bit)  
Commercial and Industrial Temperature Ranges  
AC Electrical Characteristics (VDD = Min. to Max., Commercial and Industrial Temperature Ranges)  
71V016SA10  
71V016SA12  
71V016SA15  
71V016SA20  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
READ CYCLE  
____  
____  
____  
____  
t
RC  
AA  
ACS  
Read Cycle Time  
10  
12  
15  
20  
ns  
ns  
ns  
ns  
____  
____  
____  
____  
t
Address Access Time  
10  
12  
15  
20  
____  
____  
____  
____  
t
Chip Select Access Time  
Chip Select Low to Output in Low-Z  
10  
12  
15  
20  
____  
____  
____  
____  
(1)  
CLZ  
4
4
5
5
t
____  
____  
____  
____  
(1)  
Chip Select High to Output in High-Z  
Output Enable Low to Output Valid  
Output Enable Low to Output in Low-Z  
5
6
6
8
ns  
ns  
ns  
t
CHZ  
____  
____  
____  
____  
tOE  
5
6
7
8
____  
____  
____  
____  
(1)  
(1)  
0
0
0
0
tOLZ  
____  
____  
____  
____  
Output Enable High to Output in High-Z  
Output Hold from Address Change  
Byte Enable Low to Output Valid  
Byte Enable Low to Output in Low-Z  
5
6
6
8
ns  
ns  
ns  
ns  
t
OHZ  
OH  
BE  
t
4
—
4
—
4
—
4
—
____  
t
—
5
—
6
—
7
8
____  
____  
____  
____  
(1)  
0
0
0
0
tBLZ  
(1)  
____  
____  
____  
____  
Byte Enable High to Output in High-Z  
5
6
6
8
ns  
tBHZ  
WRITE CYCLE  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
WC  
AW  
CW  
BW  
AS  
WR  
WP  
DW  
DH  
Write Cycle Time  
10  
7
12  
8
15  
10  
10  
10  
0
20  
12  
12  
12  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
Address Valid to End of Write  
Chip Select Low to End of Write  
Byte Enable Low to End of Write  
Address Set-up Time  
t
7
8
t
7
8
t
0
0
t
Address Hold from End of Write  
Write Pulse Width  
0
0
0
0
t
7
8
10  
7
12  
9
t
Data Valid to End of Write  
Data Hold Time  
5
6
t
0
0
0
0
____  
____  
____  
____  
(1)  
Write Enable High to Output in Low-Z  
3
3
3
3
tOW  
____  
____  
____  
____  
(1)  
WHZ  
Write Enable Low to Output in High-Z  
5
6
6
8
ns  
t
3834 tbl 10  
NOTE:  
1. This parameter is guaranteed with the AC Load (Figure 2) by device characterization, but is not production tested.  
Timing Waveform of Read Cycle No. 1(1,2,3)  
t
RC  
ADDRESS  
t
AA  
t
OH  
tOH  
DATAOUT VALID  
DATAOUT  
PREVIOUS DATAOUT VALID  
NOTES:  
1. WE is HIGH for Read Cycle.  
3834 drw 06  
2. Deviceiscontinuouslyselected,CSisLOW.  
3. OE, BHE, and BLE are LOW.  
5
123456789

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与71V016SA20PHGI8相关器件

型号 品牌 描述 获取价格 数据表
71V016SA20PHI8 IDT Standard SRAM, 64KX16, 20ns, CMOS, PDSO44, 0.400 INCH, TSOP2-44

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