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70V914S12PF

更新时间： 2024-02-21 21:55:28

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
10页	108K
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TQFP-80, Tray

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70V914S12PF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	14 X 14MM, 1.40 MM HEIGHT, TQFP-80	针数：	80
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.84
Is Samacsys：	N	最长访问时间：	25 ns
JESD-30 代码：	S-PQFP-G80	JESD-609代码：	e3
长度：	14 mm	内存密度：	36864 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	9
湿度敏感等级：	3	功能数量：	1
端子数量：	80	字数：	4096 words
字数代码：	4000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	4KX9	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

70V914S12PF 数据手册

IDT70V914S

High-Speed 3.3V (4K x 9) Synchronous Dual-Port Static RAM

Industrial and Commercial Temperature Ranges

FunctionalDescription

transitionsoftheclocksignalallowingtheshortestpossiblerealizedcycle

times.Clockenableinputsareprovidedtostalltheoperationoftheaddress

and data input registers without introducing clock skew for very fast

interleavedmemoryapplications.

A HIGH on the CE input for one clock cycle will power down the

internalcircuitrytoreducestaticpowerconsumption.

TheIDT70V914providesatruesynchronousDual-PortStaticRAM

interface.Registeredinputsprovideveryshortset-upandholdtimeson

address,data,andallcriticalcontrolinputs.Allinternalregistersareclocked

ontherisingedgeoftheclock signal.Anasynchronousoutputenableis

providedtoeaseasynchronousbusinterfacing.

The internal write pulse width is dependent on the LOW to HIGH

Truth Table I: Read/Write Control⁽¹⁾

Inputs

Outputs

Synchronous⁽³⁾

Asynchronous

Mode

CLK

R/W

I/O0-8

High-Z

DATA^IN

DATA^OUT

High-Z

Deselected, Power-Down

↑

Selected and Write Enabled

Read Selected and Data Output Enable Read

Outputs Disabled

5616 tbl 09

Truth Table II: Clock Enable Function Table⁽¹⁾

Inputs

ADDR DATAOUT

(3)

CLKEN⁽²⁾

Mode

CLK

ADDR

DATAIN

Load "1"

Load "0"

↑

Hold (do nothing)

5616 tbl 10

NOTES:

1. 'H' = HIGH voltage level steady state, 'h' = HIGH voltage level one set-up time prior to the LOW-to-HIGH clock transition, 'L' = LOW voltage level steady state 'l' = LOW

voltage level one set-up time prior to the LOW-to-HIGH clock transition, 'X' = Don't care, 'NC' = No change

2. CLKEN = V^ILmust be clocked in during Power-Up.

3. Control signals are initialted and terminated on the rising edge of the CLK, depending on their input level. When R/W and CE are LOW, a write cycle is initiated on

the LOW-to-HIGH transition of the CLK. Termination of a write cycle is done on the next LOW-to-HIGH transistion of the CLK.

4. The register outputs are internal signals from the register inputs being clocked in or disabled by CLKEN.

6.492

1...6 7 8910

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型号	品牌	描述	获取价格	数据表
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70V914S20PFI9	IDT	TQFP-80, Tray	获取价格
70V9159L6BFG	IDT	HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM	获取价格
70V9159L6BFG8	IDT	HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM	获取价格
70V9159L6BFGI	IDT	HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM	获取价格
70V9159L6BFGI8	IDT	HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM	获取价格

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