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70V9159L6PFG8

更新时间： 2024-01-01 08:26:29
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
16页 205K
描述
HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM

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70V9159L6PFG8 技术参数

生命周期：Obsolete包装说明：QFP,
Reach Compliance Code：compliantHTS代码：8542.32.00.41
风险等级：5.84最长访问时间：6.5 ns
其他特性：PIPELINED OR FLOW THROUGH ARCHITECTUREJESD-30 代码：S-PQFP-G100
内存密度：73728 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：9功能数量：1
端子数量：100字数：8192 words
字数代码：8000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：8KX9封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装形状：SQUARE
封装形式：FLATPACK并行/串行：PARALLEL
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子位置：QUAD
Base Number Matches：1

70V9159L6PFG8 数据手册

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IDT70V9169/59L  
HIGH-SPEED 3.3V 16/8K X 9  
SYNCHRONOUS PIPELINED  
DUAL-PORT STATIC RAM  
LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018  
◆
Features:  
Full synchronous operation on both ports  
◆
True Dual-Ported memory cells which allow simultaneous  
access of the same memory location  
High-speed clock to data access  
– Commercial:6.5/7.5/9ns(max.)  
– Industrial: 7.5ns (max.)  
– 3.5ns setup to clock and 0ns hold on all control, data, and  
addressinputs  
– Data input, address, and control registers  
– Fast 6.5ns clock to data out in the Pipelined output mode  
– Self-timedwriteallowsfastcycletime  
– 10ns cycle time, 100MHz operation in Pipelined output mode  
Separate upper-byte and lower-byte controls for  
multiplexed bus and bus matching compatibility  
LVTTL- compatible, single 3.3V ( 0.3V) power supply  
Industrial temperature range (–40°C to +85°C) is  
available for 83 MHz  
◆
◆
Low-power operation  
– IDT70V916/59L/59L  
◆
Active:450mW(typ.)  
Standby: 1.5mW (typ.)  
Flow-Through or Pipelined output mode on either port via  
the FT/PIPE pins  
◆
◆
◆
◆
◆
◆
Counter enable and reset features  
Dual chip enables allow for depth expansion without  
additional logic  
Available in a 100-pin Thin Quad Flatpack (TQFP) and 100-  
pin fine pitch Ball Grid Array (fpBGA) packages.  
Functional Block Diagram  
R/WR  
R/W  
L
OEL  
OER  
CE0R  
CE1R  
CE0L  
CE1L  
1
0
1
0
0/1  
0/1  
1
0
0
1
FT/PIPE  
L
0/1  
0/1  
FT/PIPE  
R
I/O0R - I/O8R  
I/O0L - I/O8L  
I/O  
Control  
I/O  
Control  
(1)  
(1)  
A13L  
A13R  
Counter/  
Address  
Reg.  
Counter/  
Address  
Reg.  
MEMORY  
ARRAY  
A
0R  
CLK  
A
0L  
R
R
CLK  
L
ADS  
CNTEN  
CNTRST  
ADS  
CNTEN  
CNTRST  
L
R
L
L
R
5655 drw 01  
NOTE:  
1. A13 is a NC for IDT70V9159.  
FEBRUARY 2018  
1
©2018 Integrated Device Technology, Inc.  
DSC-5655/5  
1234567...16

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