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70V28L15PFI

更新时间： 2024-09-19 19:06:55
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 203K
描述
Dual-Port SRAM, 64KX16, 15ns, CMOS, PQFP100, TQFP-100

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70V28L15PFI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：TQFP-100针数：100
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.36
最长访问时间：15 nsJESD-30 代码：S-PQFP-G100
JESD-609代码：e0长度：14 mm
内存密度：1048576 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：16湿度敏感等级：3
功能数量：1端子数量：100
字数：65536 words字数代码：64000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：64KX16
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：PARALLEL峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：14 mm
Base Number Matches：1

70V28L15PFI 数据手册

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IDT70V28L  
HIGH-SPEED 3.3V  
64K x 16 DUAL-PORT  
STATIC RAM  
LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018  
Features  
◆
◆
True Dual-Ported memory cells which allow simultaneous  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
On-chip port arbitration logic  
Full on-chip hardware support of semaphore signaling  
between ports  
Fully asynchronous operation from either port  
Separate upper-byte and lower-byte controls for multi-  
plexed bus and bus matching compatibility  
LVTTL-compatible, single 3.3V (±0.3V) power supply  
Available in a 100-pin TQFP  
access of the same memory location  
High-speed access  
◆
◆
◆
◆
– Commercial: 15/20ns (max.)  
– Industrial: 20ns (max.)  
Low-power operation  
◆
◆
◆
– IDT70V28L  
Active: 440mW (typ.)  
Standby: 660µW (typ.)  
Dual chip enables allow for depth expansion without  
external logic  
IDT70V28 easily expands data bus width to 32 bits or  
more using the Master/Slave select when cascading more  
than one device  
◆
◆
◆
◆
◆
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
Green parts available, see ordering information  
◆
Functional Block Diagram  
R/WL  
R/WR  
UBL  
UBR  
CE0L  
CE0R  
CE1L  
CE1R  
OER  
OEL  
LBR  
LBL  
I/O 8-15L  
I/O8-15R  
I/O0-7R  
I/O  
Control  
I/O  
Control  
0-7L  
I/O  
(1,2)  
(1,2)  
BUSY  
R
BUSY  
L
64Kx16  
MEMORY  
ARRAY  
70V28  
15L  
A
15R  
0R  
A
Address  
Decoder  
Address  
Decoder  
A
0L  
A
16  
16  
ARBITRATION  
INTERRUPT  
SEMAPHORE  
LOGIC  
CE0R  
CE0L  
CE1L  
OEL  
CE1R  
OER  
R/W  
L
R/WR  
SEM  
L
(2)  
SEM  
R
(2)  
INTR  
INT  
L
M/S(1)  
NOTES:  
4849 drw 01  
1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
DECEMBER 2017  
1
©2017 Integrated Device Technology, Inc.  
DSC-4849/7  
1234567...17

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