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70V27L25PFG8

更新时间： 2024-11-08 20:47:27

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
21页	359K
描述
Dual-Port SRAM, 32KX16, 25ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, GREEN, TQFP-100

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70V27L25PFG8 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	QFP,	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.41
风险等级：	5.45	最长访问时间：	25 ns
JESD-30 代码：	S-PQFP-G100	内存密度：	524288 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	16
功能数量：	1	端子数量：	100
字数：	32768 words	字数代码：	32000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32KX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装形状：	SQUARE	封装形式：	FLATPACK
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

70V27L25PFG8 数据手册

HIGH-SPEED 3.3V

32K x 16 DUAL-PORT

STATIC RAM

IDT70V27S/L

Features:

◆

IDT70V27 easily expands data bus width to 32 bits or more

using the Master/Slave select when cascading more than

one device

M/S = VIH for BUSY output flag on Master,

M/S = VIL for BUSY input on Slave

True Dual-Ported memory cells which allow simultaneous

access of the same memory location

High-speed access

◆

– Commercial:15/20/25/35/55ns(max.)

– Industrial: 20/35ns(max.)

Low-power operation

◆

Busy and Interrupt Flags

On-chip port arbitration logic

– IDT70V27S

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

LVTTL-compatible, single 3.3V (±0.3V) power supply

Available in 100-pin Thin Quad Flatpack (TQFP), and 144-

pin Fine Pitch BGA (fpBGA)

Industrial temperature range (-40°C to +85°C) is available

for selected speeds

Green parts available, see ordering information

Active:500mW(typ.)

Standby: 3.3mW (typ.)

– IDT70V27L

◆

Active:500mW(typ.)

Standby: 660µW (typ.)

Separate upper-byte and lower-byte control for bus

◆

matching capability

Dual chip enables allow for depth expansion without

◆

external logic

FunctionalBlockDiagram

R/W

R/WR

CE0L

CE0R

CE1L

CE1R

I/O8-15L

I/O0-7L

I/O8-15R

I/O0-7R

I/O

Control

I/O

Control

(1,2)

BUSY

32Kx16

14R

14L

Address

Decoder

Address

Decoder

MEMORY

ARRAY

70V27

14L

14R

CE0L

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CE0R

CE1L

CE1R

R/WR

SEM

INT

SEM

(2)

INT

M/S⁽²⁾

NOTES:

3603 drw 01

1) BUSY is an input as a Slave (M/S=VIL) and an output as a Master (M/S=VIH).

2) BUSY and INT are non-tri-state totem-pole outputs (push-pull).

SEPTEMBER 2012

6.01

DSC3603/12

12 3 4 5 6 7...21

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