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70V17L20PFG

更新时间： 2024-11-24 14:46:55

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
17页	158K
描述
Dual-Port SRAM, 32KX9, 20ns, CMOS, PQFP100, TQFP-100

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70V17L20PFG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	TQFP-100	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.B
HTS代码：	8542.32.00.41	风险等级：	5.84
最长访问时间：	20 ns	JESD-30 代码：	S-PQFP-G100
JESD-609代码：	e3	长度：	14 mm
内存密度：	294912 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	9	湿度敏感等级：	3
功能数量：	1	端子数量：	100
字数：	32768 words	字数代码：	32000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32KX9
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	14 mm
Base Number Matches：	1

70V17L20PFG 数据手册

PRELIMINARY

IDT70V17L

HIGH-SPEED 3.3V

32K x 9 DUAL-PORT

STATIC RAM

Features

◆

True Dual-Ported memory cells which allow simultaneous

access of the same memory location

High-speed access

M/S = VIH for BUSY output flag on Master,

M/S = VIL for BUSY input on Slave

Busy and Interrupt Flags

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

LVTTL-compatible, single 3.3V (±0.3V) power supply

Available in a 100-pin TQFP

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

◆

– Commercial:15/20ns (max.)

– Industrial:20ns (max.)

Low-power operation

◆

– IDT70V17L

Active: 440mW (typ.)

Standby: 660µW (typ.)

Dual chip enables allow for depth expansion without

external logic

IDT70V17 easily expands data bus width to 18 bits or

more using the Master/Slave select when cascading more

than one device

◆

Functional Block Diagram

R/W_L

CE0L

CE1L

R/W_R

OE_L

OE_R

I/O

Control

I/O

Control

0-8L

I/O

0-8R

I/O

(1,2)

BUSY

32Kx9

14L

14R

MEMORY

ARRAY

70V17

Address

Decoder

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CE _0L

CE_1L

CE_0R

CE_1R

OE_R

R/W_L

R/WR

SEM

INT

SEM

(2)

INT

M/S⁽¹⁾

NOTES:

5643 drw 01

1. BUSY is an input as a Slave (M/S=V^IL) and an output when it is a Master (M/S=VIH).

2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).

JUNE 2003

DSC-5643/1

12 3 4 5 6 7...17

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型号	品牌	获取价格	描述	数据表
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70V18L15PFG	IDT	获取价格	Dual-Port SRAM, 64KX9, 15ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, GREEN, TQFP-100
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