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70V09L20PFGI

更新时间： 2024-11-06 01:04:55

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
17页	152K
描述
HIGH-SPEED 3.3V 128K x 8 DUAL-PORT STATIC RAM

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70V09L20PFGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TQFP
包装说明：	LFQFP, QFP100,.63SQ,20	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.23
最长访问时间：	20 ns	I/O 类型：	COMMON
JESD-30 代码：	S-PQFP-G100	JESD-609代码：	e3
长度：	14 mm	内存密度：	1048576 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	8
湿度敏感等级：	3	功能数量：	1
端口数量：	2	端子数量：	100
字数：	131072 words	字数代码：	128000
工作模式：	ASYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	128KX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装等效代码：	QFP100,.63SQ,20
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.003 A
最小待机电流：	3 V	子类别：	SRAMs
最大压摆率：	0.22 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

70V09L20PFGI 数据手册

HIGH-SPEED 3.3V

128K x 8 DUAL-PORT

STATIC RAM

IDT70V09L

Features

◆

True Dual-Ported memory cells which allow simultaneous

access of the same memory location

High-speed access

M/S = VIH for BUSY output flag on Master,

M/S = VIL for BUSY input on Slave

Busy and Interrupt Flags

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

LVTTL-compatible, single 3.3V (±0.3V) power supply

Available in a 100-pin TQFP

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

◆

– Commercial: 15/20ns (max.)

– Industrial: 20ns (max.)

Low-power operation

◆

– IDT70V09L

Active: 440mW (typ.)

Standby: 660µW (typ.)

Dual chip enables allow for depth expansion without

external logic

IDT70V09 easily expands data bus width to 16 bits or

more using the Master/Slave select when cascading more

than one device

◆

Green parts available, see ordering information

Functional Block Diagram

R/W_L

CE0L

CE1L

R/W_R

CE0

CE1R

OE_L

OE_R

I/O

Control

I/O

Control

0-7L

I/O

0-7R

I/O

(1,2)

BUSY

128Kx8

MEMORY

ARRAY

70V09

16R

16L

Address

Decoder

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CE _0L

CE_1L

CE_0R

CE_1R

OE_R

R/W_L

R/W

SEM

INT

SEM

(2)

INT

M/S⁽¹⁾

4852 drw 01

NOTES:

1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).

2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).

FEBRUARY 2013

DSC-4852/6

12 3 4 5 6 7...17

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型号	品牌	替代类型	描述	数据表
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70V09LL15PFG	IDT	获取价格	Dual-Port SRAM
70V09LL15PFG8	IDT	获取价格	Dual-Port SRAM
70V09LL15PFGI	IDT	获取价格	Dual-Port SRAM
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