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W134 PDF预览

W134

更新时间： 2024-01-04 08:20:33
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12页 188K
描述
Clocks and Buffers

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W134 技术参数

是否Rohs认证：符合生命周期：Obsolete
零件包装代码：SSOP包装说明：0.150 INCH, LEAD FREE, SSOP-24
针数：24Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.76Is Samacsys：N
JESD-30 代码：R-PDSO-G24JESD-609代码：e4
长度：8.6487 mm湿度敏感等级：3
端子数量：24最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP24,.24
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3.3 V
主时钟/晶体标称频率：100 MHz认证状态：Not Qualified
座面最大高度：1.7526 mm子类别：Clock Generators
最大压摆率：100 mA最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：20
宽度：3.8989 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

W134 数据手册

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W134M/W134S  
Table 13. Operating Conditions  
Parameter  
Description  
Min.  
3.135  
0
Max.  
3.465  
70  
Unit  
V
V
Supply Voltage  
DD  
T
Ambient Operating Temperature  
Refclk Input Cycle Time  
°C  
ns  
A
t
t
10  
-
40  
CYCLE,IN  
J,IN  
[2]  
Input Cycle-to-Cycle Jitter  
250  
60  
ps  
DC  
FM  
Input Duty Cycle over 10,000 Cycles  
40  
30  
--  
%t  
CYCLE  
IN  
IN  
Input Frequency of Modulation  
33  
kHz  
[3]  
PM  
Modulation Index for Triangular Modulation  
Modulation Index for Non-Triangular Modulation  
Phase Detector Input Cycle Time at PclkM & SynclkN  
Initial Phase error at Phase Detector Inputs  
Phase Detector Input Duty Cycle over 10,000 Cycles  
0.6  
%
%
ns  
IN  
[5]  
--  
0.5  
t
t
30  
–0.5  
25  
1
100  
0.5  
75  
4
CYCLE,PD  
t
t
ERR,INIT  
CYCLE,PD  
DC  
IN,PD  
CYCLE,PD  
t
Input Slew Rate (measured at 20%-80% of input voltage) for PclkM,  
SynclkN, and Refclk  
V/ns  
I,SR  
[4]  
C
Input Capacitance at PclkM, SynclkN, and Refclk  
-
-
-
7
pF  
pF  
pF  
IN,PD  
[4]  
∆C  
Input Capacitance matching at PclkM and SynclkN  
0.5  
10  
IN,PD  
C
Input Capacitance at CMOS pins (excluding PclkM, SynclkN, and  
IN,CMOS  
[4]  
Refclk)  
V
V
V
V
V
V
V
V
Input (CMOS) Signal Low Voltage  
Input (CMOS) Signal High Voltage  
Refclk input Low Voltage  
-
0.7  
-
0.3  
VDD  
VDD  
IL  
-
0.3  
-
IH  
V
V
IL,R  
DDIR  
DDIR  
Refclk input High Voltage  
0.7  
-
IH,R  
IL,PD  
IH,PD  
DDIR  
DDIPD  
Input Signal Low Voltage for PD Inputs and StopB  
Input Signal High Voltage for PD Inputs and StopB  
Input Supply Reference for Refclk  
Input Supply Reference for PD Inputs  
0.3  
-
V
V
DDIPD  
0.7  
1.235  
1.235  
DDIPD  
3.465  
2.625  
V
V
Notes:  
2. Refclk jitter measured at VDDIR (nom)/2.  
3. If input modulation is used: input modulation is allowed but not required.  
4. Capacitance measured at Freq=1 MHz, DC bias=0.9V and VAC<100 mV.  
5. The amount of allowed spreading for any non-triangular modulation is determined by the induced downstream tracking skew, which cannot exceed the skew  
generated by the specified 0.6% triangular modulation. Typically, the amount of allowed non-triangular modulation is about 0.5%.  
9
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1...6789101112

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