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V62C1162048L-85M

更新时间： 2024-10-13 22:34:19

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MOSEL		内存集成电路静态存储器
页数	文件大小	规格书
11页	110K
描述
Ultra Low Power 128K x 16 CMOS SRAM

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V62C1162048L-85M 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA, BGA48,6X8,30
针数：	48	Reach Compliance Code：	unknown
ECCN代码：	3A991.B.2.A	HTS代码：	8542.32.00.41
风险等级：	5.92	Is Samacsys：	N
最长访问时间：	85 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B48	JESD-609代码：	e0
长度：	8 mm	内存密度：	2097152 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	16
功能数量：	1	端子数量：	48
字数：	131072 words	字数代码：	128000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	128KX16
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TFBGA	封装等效代码：	BGA48,6X8,30
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2 V	认证状态：	Not Qualified
座面最大高度：	1.2 mm	最大待机电流：	0.00001 A
最小待机电流：	1.8 V	子类别：	SRAMs
最大压摆率：	0.035 mA	最大供电电压 (Vsup)：	2.2 V
最小供电电压 (Vsup)：	1.8 V	标称供电电压 (Vsup)：	2 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	0.75 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	6 mm	Base Number Matches：	1

V62C1162048L-85M 数据手册

V62C1162048L(L)

Ultra Low Power

128K x 16 CMOS SRAM

Features

• Low-power consumption

- Active: 35mA I_CCat 70ns

Functional Description

The V62C1162048L is a Low Power CMOS Static

RAM organized as 131,072 words by 16 bits. Easy

Memory expansion is provided by an active LOW (CE)

and (OE) pin.

- Stand-by: 10 mA (CMOS input/output)

2 mA (CMOS input/output, L version)

• 70/85/100/120 ns access time

• Equal access and cycle time

• Single +1.8V to2.2V Power Supply

• Tri-state output

This device has an automatic power-down mode feature

when deselected. Separate Byte Enable controls (BLE

and BHE) allow individual bytes to be accessed. BLE

controls the lower bits I/O1 - I/O8. BHE controls the

upper bits I/O9 - I/O16.

Writing to these devices is performed by taking Chip

Enable (CE) with Write Enable (WE) and Byte Enable

(BLE/BHE) LOW.

• Automatic power-down when deselected

• Multiple center power and ground pins for

improved noise immunity

Reading from the device is performed by taking Chip

Enable (CE) with Output Enable (OE) and Byte Enable

• Individual byte controls for both Read and

Write cycles

(BLE/BHE) LOW while Write Enable (WE

) is held

• Available in 44 pin TSOPII / 48-fpBGA / 48-mBGA

HIGH.

Logic Block Diagram

TSOPII / 48-fpBGA / 48-mBGA (See nest page)

Pre-Charge Circuit

Vcc

Vss

Memory Array

1024 X 2048

BHE

BLE

I/O16

I/O15

I/O14

I/O13

Vss

Vcc

I/O12

I/O11

I/O10

I/O9

I/O1

I/O2

I/O3

I/O4

Vcc

Vss

I/O5

I/O6

I/O7

I/O8

A16

A15

A14

A13

A12

Data

Cont

I/O1 - I/O8

I/O Circuit

Data

Cont

I/O9 - I/O16

Column Select

A10 A11 A12 A13 A14 A15 A16

A10

A11

BHE

BLE

REV. 1.2 May 2001 V62C1162048L(L)

12 3 4 5 6 7...11

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