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U6264BS2K07LL

更新时间： 2024-11-05 06:01:11

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ZMD		内存集成电路静态存储器光电二极管
页数	文件大小	规格书
9页	163K
描述
STANDARD 5K X 8 SRAM

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U6264BS2K07LL 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
零件包装代码：	SOIC	包装说明：	SOP, SOP28,.5
针数：	28	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.41
风险等级：	5.29	最长访问时间：	70 ns
I/O 类型：	COMMON	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e0	长度：	18.1 mm
内存密度：	65536 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	8	湿度敏感等级：	3
功能数量：	1	端子数量：	28
字数：	8192 words	字数代码：	8000
工作模式：	ASYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	8KX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP28,.5
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	240
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	2.54 mm	最大待机电流：	0.000003 A
最小待机电流：	2 V	子类别：	SRAMs
最大压摆率：	0.055 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	8.75 mm	Base Number Matches：	1

U6264BS2K07LL 数据手册

U6264B

Standard 8K x 8 SRAM

Features

Description

! 8192 x 8 bit static CMOS RAM

! 70 ns Access Times

! Common data inputs and

outputs

The U6264B is a static RAM manu-

factured using a CMOS process

technology with the following ope-

rating modes:

address, data input and control

signals W or G, the operating cur-

rent (at I_O= 0 mA) drops to the

value of the operating current in the

Standby mode. The Read cycle is

finished by the falling edge of E2 or

W, or by the rising edge of E1,

respectively.

! Three-state outputs

! Typ. operating supply current

70 ns: 10 mA

- Read

- Write

- Standby

- Data Retention

The memory array is based on a

6-transistor cell.

! Standby current:

< 2 µA at T ≤ 70 °C

The circuit is activated by the rising

edge of E2 (at E1 = L), or the falling

edge of E1 (at E2 = H). The

address and control inputs open

simultaneously. According to the

information of W and G, the data

inputs, or outputs, are active. In a

Read cycle, the data outputs are

activated by the falling edge of G,

afterwards the data word read will

be available at the outputs DQ0 -

DQ7. After the address change, the

data outputs go High-Z until the

new read information is available.

The data outputs have no preferred

state. If the memory is driven by

CMOS levels in the active state,

and if there is no change of the

Data retention is guaranteed down

to 2 V. With the exception of E2, all

inputs consist of NOR gates, so

that no pull-up/pull-down resistors

are required. This gate circuit

allows to achieve low power

standby requirements by activation

with TTL-levels too.

! Data retention current at 2 V:

< 1 µA at T ≤ 70 °C

! TTL/CMOS-compatible

! Automatic reduction of power

dissipation in long Read or Write

cycles

! Power supply voltage 5 V

! Operating temperature ranges:

0 to 70 °C

If the circuit is inactivated by

E2 = L, the standby current (TTL)

drops to 150 µA typ.

-40 to 85 °C

-40 to 125 °C

! QS 9000 Quality Standard

! ESD protection > 2000 V

(MIL STD 883C M3015.7)

! Latch-up immunity > 100 mA

! Packages: PDIP28 (600 mil)

SOP28 (330 mil)

Pin Configuration

Pin Description

Signal Name Signal Description

n.c.

A12

VCC

A0 - A12

Address Inputs

Data In/Out

W (WE)

E2 (CE2)

A11

G (OE)

A10

E1 (CE1)

DQ7

DQ6

DQ5

DQ0 - DQ7

Chip Enable 1

Chip Enable 2

Output Enable

Write Enable

Power Supply Voltage

Ground

PDIP

SOP

DQ0

DQ1

DQ2

VSS

VCC

VSS

DQ4

DQ3

not connected

n.c.

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April 20, 2004

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U6264BSA07G1G1	CYPRESS	获取价格	Standard SRAM, 8KX8, 70ns, CMOS, PDSO28, 0.330 INCH, LEAD FREE, SOP1-28
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