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SY100E160JZTR

更新时间： 2024-11-20 03:46:31
品牌 Logo 应用领域
麦瑞 - MICREL 运算电路逻辑集成电路
页数 文件大小 规格书
5页 63K
描述
12-BIT PARITY GENERATOR/CHECKER

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SY100E160JZTR 技术参数

生命周期：Obsolete零件包装代码：QLCC
包装说明：QCCJ,针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.49Is Samacsys：N
系列：100EJESD-30 代码：S-PQCC-J28
JESD-609代码：e3长度：11.48 mm
逻辑集成电路类型：PARITY GENERATOR/CHECKER位数：12
功能数量：1端子数量：28
最高工作温度：85 °C最低工作温度：
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER传播延迟（tpd）：0.95 ns
认证状态：Not Qualified座面最大高度：4.57 mm
表面贴装：YES技术：ECL
温度等级：COMMERCIAL EXTENDED端子面层：MATTE TIN
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD宽度：11.48 mm
Base Number Matches：1

SY100E160JZTR 数据手册

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12-BIT PARITY  
SY10E160  
SY100E160  
GENERATOR/CHECKER  
FEATURES  
DESCRIPTION  
■ Provides odd-HIGH parity of 12 inputs  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ Output register with Shift/Hold capability  
■ 900ps max. D to Q, /Q output  
■ Enable control  
The SY10/100E160 are high-speed, 12-bit parity  
generator/checkers with differential outputs, for use in  
new, high-performance ECL systems. The output Q takes  
on a logic HIGH value only when an odd number of inputs  
are at a logic HIGH. A logic HIGH on the enable input (EN)  
forces the output Q to a logic LOW.  
An additional feature of the E160 is the output register.  
Two multiplexers and their associated signals control the  
register input by providing the option of holding present  
data, loading the new parity data or shifting external data  
in. To hold the present data, the Hold signal (HOLD) must  
be at a logic LOW level. If the HOLD signal is at a logic  
HIGH, the data present at the Q output is passed through  
the first multiplexer. Taking the Shift signal (SHIFT) to a  
logic HIGH will shift the data at the S-IN pin into the output  
register. If the SHIFT signal is at a logic LOW, the output  
of the first multiplexer is then passed through to the register.  
The register itself is clocked on the rising edge of CLK1  
or CLK2 (or both). The presence of a logic HIGH on the  
reset pin (R) forces the register output Y to a logic LOW.  
■ Asynchronous Register Reset  
■ Differential outputs  
■ Fully compatible with industry standard 10KH,  
100K ECL levels  
■ Internal 75KΩ input pulldown resistors  
■ Fully compatible with Motorola MC10E/100E160  
■ Available in 28-pin PLCC package  
BLOCK DIAGRAM  
D0  
D1  
D2  
D3  
D4  
D5  
D6  
D7  
Q
Q
D8  
D9  
D10  
0
1
0
1
D
Y
Y
D11  
MUX  
SEL  
MUX  
SEL  
EN  
R
HOLD  
S-IN  
SHIFT  
CLK1  
CLK2  
R
Rev.: F  
Amendment: /0  
M9999-032006  
hbwhelp@micrel.com or (408) 955-1690  
1
Issue Date: March 2006  
12345

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型号 品牌 获取价格 描述 数据表
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