5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 运算电路> SY100E160JZTR
SY100E160JZTR PDF预览

SY100E160JZTR

更新时间： 2024-01-24 07:08:45
品牌 Logo 应用领域
麦瑞 - MICREL 运算电路逻辑集成电路
页数 文件大小 规格书
5页 63K
描述
12-BIT PARITY GENERATOR/CHECKER

阅读下载

中文翻译

获取价格

SY100E160JZTR 技术参数

生命周期：Obsolete零件包装代码：QLCC
包装说明：QCCJ,针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.49系列：100E
JESD-30 代码：S-PQCC-J28JESD-609代码：e3
长度：11.48 mm逻辑集成电路类型：PARITY GENERATOR/CHECKER
位数：12功能数量：1
端子数量：28最高工作温度：85 °C
最低工作温度：输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装形状：SQUARE封装形式：CHIP CARRIER
传播延迟（tpd）：0.95 ns认证状态：Not Qualified
座面最大高度：4.57 mm表面贴装：YES
技术：ECL温度等级：COMMERCIAL EXTENDED
端子面层：MATTE TIN端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
宽度：11.48 mmBase Number Matches：1

SY100E160JZTR 数据手册

 浏览型号SY100E160JZTR的Datasheet PDF文件第2页浏览型号SY100E160JZTR的Datasheet PDF文件第3页浏览型号SY100E160JZTR的Datasheet PDF文件第4页浏览型号SY100E160JZTR的Datasheet PDF文件第5页 
12-BIT PARITY  
SY10E160  
SY100E160  
GENERATOR/CHECKER  
FEATURES  
DESCRIPTION  
■ Provides odd-HIGH parity of 12 inputs  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ Output register with Shift/Hold capability  
■ 900ps max. D to Q, /Q output  
■ Enable control  
The SY10/100E160 are high-speed, 12-bit parity  
generator/checkers with differential outputs, for use in  
new, high-performance ECL systems. The output Q takes  
on a logic HIGH value only when an odd number of inputs  
are at a logic HIGH. A logic HIGH on the enable input (EN)  
forces the output Q to a logic LOW.  
An additional feature of the E160 is the output register.  
Two multiplexers and their associated signals control the  
register input by providing the option of holding present  
data, loading the new parity data or shifting external data  
in. To hold the present data, the Hold signal (HOLD) must  
be at a logic LOW level. If the HOLD signal is at a logic  
HIGH, the data present at the Q output is passed through  
the first multiplexer. Taking the Shift signal (SHIFT) to a  
logic HIGH will shift the data at the S-IN pin into the output  
register. If the SHIFT signal is at a logic LOW, the output  
of the first multiplexer is then passed through to the register.  
The register itself is clocked on the rising edge of CLK1  
or CLK2 (or both). The presence of a logic HIGH on the  
reset pin (R) forces the register output Y to a logic LOW.  
■ Asynchronous Register Reset  
■ Differential outputs  
■ Fully compatible with industry standard 10KH,  
100K ECL levels  
■ Internal 75KΩ input pulldown resistors  
■ Fully compatible with Motorola MC10E/100E160  
■ Available in 28-pin PLCC package  
BLOCK DIAGRAM  
D0  
D1  
D2  
D3  
D4  
D5  
D6  
D7  
Q
Q
D8  
D9  
D10  
0
1
0
1
D
Y
Y
D11  
MUX  
SEL  
MUX  
SEL  
EN  
R
HOLD  
S-IN  
SHIFT  
CLK1  
CLK2  
R
Rev.: F  
Amendment: /0  
M9999-032006  
hbwhelp@micrel.com or (408) 955-1690  
1
Issue Date: March 2006  
12345

中文翻译

下载PDF

与SY100E160JZTR相关器件

型号 品牌 获取价格 描述 数据表
SY100E163 MICREL

获取价格

 		2-BIT 8:1 MULTIPLEXER
SY100E163JC MICREL

获取价格

 		2-BIT 8:1 MULTIPLEXER
SY100E163JCTR MICREL

获取价格

 		2-BIT 8:1 MULTIPLEXER
SY100E163JZ MICREL

获取价格

 		2-BIT 8:1 MULTIPLEXER
SY100E163JZTR MICREL

获取价格

 		2-BIT 8:1 MULTIPLEXER
SY100E163JZ-TR MICROCHIP

获取价格

 		100E SERIES, DUAL 8 LINE TO 1 LINE MULTIPLEXER, COMPLEMENTARY OUTPUT, PQCC28
SY100E164 MICREL

获取价格

 		16:1 MULTIPLEXER
SY100E164JC MICREL

获取价格

 		16:1 MULTIPLEXER
SY100E164JC MICROCHIP

获取价格

 		Multiplexer, 100E Series, 1-Func, 16 Line Input, 1 Line Output, Complementary Output, ECL,
SY100E164JCTR MICREL

获取价格

 		16:1 MULTIPLEXER

与SY100E160JZTR相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证