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SY100E160JC PDF预览

SY100E160JC

更新时间： 2024-11-19 22:34:43
品牌 Logo 应用领域
麦瑞 - MICREL 运算电路逻辑集成电路
页数 文件大小 规格书
4页 63K
描述
12-BIT PARITY GENERATOR/CHECKER

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SY100E160JC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：PLASTIC, LCC-28Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.49
系列：100EJESD-30 代码：S-PQCC-J28
JESD-609代码：e0长度：11.48 mm
逻辑集成电路类型：PARITY GENERATOR/CHECKER湿度敏感等级：1
位数：12功能数量：1
端子数量：28最高工作温度：85 °C
最低工作温度：输出特性：OPEN-EMITTER
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：240电源：-4.5 V
传播延迟（tpd）：0.95 ns认证状态：Not Qualified
座面最大高度：4.57 mm子类别：Arithmetic Circuits
表面贴装：YES技术：ECL
温度等级：COMMERCIAL EXTENDED端子面层：Tin/Lead (Sn85Pb15)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：11.48 mmBase Number Matches：1

SY100E160JC 数据手册

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12-BIT PARITY  
GENERATOR/CHECKER  
SY10E160  
SY100E160  
DESCRIPTION  
FEATURES  
■ Provides odd-HIGH parity of 12 inputs  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ Output register with Shift/Hold capability  
■ 900ps max. D to Q, /Q output  
■ Enable control  
The SY10/100E160 are high-speed, 12-bit parity  
generator/checkers with differential outputs, for use in  
new, high-performance ECL systems. The output Q takes  
on a logic HIGH value only when an odd number of inputs  
are at a logic HIGH. A logic HIGH on the enable input (EN)  
forces the output Q to a logic LOW.  
An additional feature of the E160 is the output register.  
Two multiplexers and their associated signals control the  
register input by providing the option of holding present  
data, loading the new parity data or shifting external data  
in. To hold the present data, the Hold signal (HOLD) must  
be at a logic LOW level. If the HOLD signal is at a logic  
HIGH, the data present at the Q output is passed through  
the first multiplexer. Taking the Shift signal (SHIFT) to a  
logic HIGH will shift the data at the S-IN pin into the output  
register. If the SHIFT signal is at a logic LOW, the output  
of the first multiplexer is then passed through to the register.  
The register itself is clocked on the rising edge of CLK1  
or CLK2 (or both). The presence of a logic HIGH on the  
reset pin (R) forces the register output Y to a logic LOW.  
■ Asynchronous Register Reset  
■ Differential outputs  
■ Fully compatible with industry standard 10KH,  
100K ECL levels  
■ Internal 75KΩ input pulldown resistors  
■ Fully compatible with Motorola MC10E/100E160  
■ Available in 28-pin PLCC package  
BLOCK DIAGRAM  
D
D0  
1
D
2
3
D
PIN CONFIGURATION  
D
4
5
6
D
D
Q
Q
D7  
D
8
9
D
D10  
11  
0
1
0
1
D
Y
Y
D
25 24 23 22 21 20 19  
MUX  
SEL  
MUX  
SEL  
D5  
26  
27  
28  
1
18  
17  
16  
15  
14  
13  
12  
Q
EN  
R
D6  
D7  
Q
HOLD  
S-IN  
VCC  
Y
PLCC  
TOP VIEW  
J28-1  
VEE  
D8  
SHIFT  
CLK  
CLK  
1
2
2
Y
D9  
3
VCCO  
NC  
R
D10  
4
5
6
7
8
9
10 11  
Rev.: D  
Amendment: /0  
Issue Date: February, 1998  
1
1234

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