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Datasheet > 逻辑 > 触发器/锁存器> SN74LVC1G175YEPR
SN74LVC1G175YEPR PDF预览

SN74LVC1G175YEPR

更新时间： 2024-11-17 22:09:51
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德州仪器 - TI 触发器逻辑集成电路
页数 文件大小 规格书
12页 226K
描述
SINGLE D-TYPE DFLIP FLOP WITH ASYNCHRONOUS CLEAR

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SN74LVC1G175YEPR 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：DSBGA-6
针数：6Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.49
Is Samacsys：N系列：LVC/LCX/Z
JESD-30 代码：R-XBGA-B6长度：1.4 mm
负载电容（CL）：50 pF逻辑集成电路类型：D FLIP-FLOP
最大频率@ Nom-Sup：150000000 Hz最大I（ol）：0.024 A
位数：1功能数量：1
端子数量：6最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：UNSPECIFIED
封装代码：VFBGA封装等效代码：BGA6,2X3,20
封装形状：RECTANGULAR封装形式：GRID ARRAY, VERY THIN PROFILE, FINE PITCH
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 VProp。Delay @ Nom-Sup：5.8 ns
传播延迟（tpd）：13.4 ns认证状态：Not Qualified
座面最大高度：0.5 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：1.65 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：BALL端子节距：0.5 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：0.9 mm
最小 fmax：175 MHzBase Number Matches：1

SN74LVC1G175YEPR 数据手册

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SCES560A − MARCH 2004 − REVISED AUGUST 2004  
DBV OR DCK PACKAGE  
(TOP VIEW)  
D
Available in the Texas Instruments  
NanoStarand NanoFreePackages  
D
D
D
D
D
D
D
D
Supports 5-V V  
Operation  
CC  
1
2
3
6
5
4
CLK  
GND  
D
CLR  
Inputs Accept Voltages to 5.5 V  
V
CC  
Max t of 4.3 ns at 3.3 V  
pd  
Low Power Consumption, 10-µA Max I  
24-mA Output Drive at 3.3 V  
Q
CC  
YEP OR YZP PACKAGE  
(BOTTOM VIEW)  
I
Supports Partial-Power-Down Mode  
off  
Operation  
3 4  
2 5  
1 6  
D
GND  
CLK  
Q
Latch-Up Performance Exceeds 100 mA  
Per JESD 78, Class II  
V
CC  
CLR  
ESD Protection Exceeds JESD 22  
− 2000-V Human-Body Model (A114-A)  
− 200-V Machine Model (A115-A)  
− 1000-V Charged-Device Model (C101)  
description/ordering information  
This single D-type flip-flop is designed for 1.65-V to 5.5-V V  
operation.  
CC  
The SN74LVC1G175 has an asynchronous clear (CLR) input. When CLR is high, data from the input pin (D)  
is transferred to the output pin (Q) on the clock’s (CLK) rising edge. When CLR is low, Q is forced into the low  
state, regardless of the clock edge or data on D.  
NanoStarand NanoFreepackage technology is a major breakthrough in IC packaging concepts, using the  
die as the package.  
This device is fully specified for partial-power-down applications using I . The I circuitry disables the outputs,  
off  
off  
preventing damaging current backflow through the device when it is powered down.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
T
A
PACKAGE  
‡
NanoStar− WCSP (DSBGA)  
0.23-mm Large Bump − YEP  
SN74LVC1G175YEPR  
Reel of 3000  
_ _ _D6_  
NanoFree− WCSP (DSBGA)  
0.23-mm Large Bump − YZP (Pb-free)  
SN74LVC1G175YZPR  
−40°C to 85°C  
Reel of 3000  
Reel of 250  
Reel of 3000  
SN74LVC1G175DBVR  
SN74LVC1G175DBVT  
SN74LVC1G175DCKR  
SOT (SOT-23) − DBV  
C75_  
D6_  
SOT (SC-70) − DCK  
Reel of 250  
SN74LVC1G175DCKT  
†
‡
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at  
www.ti.com/sc/package.  
DBV/DCK: The actual top-side marking has one additional character that designates the assembly/test site.  
YEP/YZP: The actual top-side marking has three preceding characters to denote year, month, and sequence code, and one  
following character to designate the assembly/test site. Pin  
1 identifier indicates solder-bump composition  
(1 = SnPb, • = Pb-free).  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
NanoStar and NanoFree are trademarks of Texas Instruments.  
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Copyright 2004, Texas Instruments Incorporated  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
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SN74LVC1G175YEPR 替代型号

型号 品牌 替代类型 描述 数据表
SN74LVC1G175YZPR TI

完全替代

 SINGLE D-TYPE DFLIP FLOP WITH ASYNCHRONOUS CLEAR
SN74LVC1G175DBVT TI

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