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SN74F112DE4 PDF预览

SN74F112DE4

更新时间： 2024-11-30 15:52:11
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 光电二极管逻辑集成电路触发器
页数 文件大小 规格书
13页 630K
描述
J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output, TTL, PDSO16, PLASTIC, SO-14

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SN74F112DE4 技术参数

生命周期：Contact Manufacturer包装说明：SOP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.63系列：F/FAST
JESD-30 代码：R-PDSO-G16长度：9.9 mm
逻辑集成电路类型：J-K FLIP-FLOP位数：2
功能数量：2端子数量：16
最高工作温度：70 °C最低工作温度：
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE传播延迟（tpd）：7.5 ns
座面最大高度：1.75 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
触发器类型：NEGATIVE EDGE宽度：3.9 mm
最小 fmax：100 MHzBase Number Matches：1

SN74F112DE4 数据手册

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SN74F112  
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP  
WITH CLEAR AND PRESET  
SDFS048A – D2932, MARCH 1987 – REVISED OCTOBER 1993  
D OR N PACKAGE  
(TOP VIEW)  
• Package Options Include Plastic  
Small-Outline Packages and Standard  
Plastic 300-mil DIPs  
V
1CLK  
1K  
1
2
3
4
5
6
7
8
16  
CC  
description  
15 1CLR  
14 2CLR  
1J  
The SN74F112 contains two independent J-K  
negative-edge-triggered flip-flops. A low level at  
the preset (PRE) or clear (CLR) inputs sets or  
resets the outputs regardless of the levels of the  
other inputs. When PRE and CLR are inactive  
(high), dataattheJandKinputsmeetingthesetup  
time requirements is transferred to the outputs on  
the negative-going edge of the clock pulse. Clock  
triggering occurs at a voltage level and is not  
directly related to the rise time of the clock pulse.  
Following the hold-time interval, data at the J and  
K inputs may be changed without affecting the  
levels at the outputs. The SN74F112 can perform  
as a toggle flip-flop by tying J and K high.  
13  
12  
11  
10  
9
2CLK  
2K  
1PRE  
1Q  
2J  
1Q  
2PRE  
2Q  
2Q  
GND  
The SN74F112 is characterized for operation from  
0°C to 70°C.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
PRE  
L
CLR  
H
CLK  
X
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
H
L
X
H
†
H
†
L
L
X
H
H
H
↓
Q
Q
0
0
H
H
↓
H
L
L
H
L
H
H
↓
H
H
X
L
H
H
H
↓
H
X
Toggle  
H
H
H
Q
Q
0
0
†
The output levels in this configuration are not guaranteed to  
meet the minimum levels for V . Furthermore, this  
OH  
configuration is nonstable; that is, it will not persist when  
either PRE or CLR returns to its inactive (high) level.  
Copyright 1993, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
2–1  
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...13

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与SN74F112DE4相关器件

型号 品牌 获取价格 描述 数据表
SN74F112DG4 ROCHESTER

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 		J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
SN74F112DG4 TI

获取价格

 		F/FAST SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO16, G
SN74F112DR TI

获取价格

 		具有清零和预置端的双路负边沿触发式 J-K 触发器 | D | 16 | 0 to 70
SN74F112DRE4 TI

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 		Dual J-K Negative-Edge-Triggered Flip-Flop With Clear And Preset 16-SOIC 0 to 70
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 		F/FAST SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP16
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 		SN74F112N3
SN74F112NE4 TI

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 		具有清零和预置端的双路负边沿触发式 J-K 触发器 | N | 16 | 0 to 70
SN74F112NSR TI

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 		具有清零和预置端的双路负边沿触发式 J-K 触发器 | NS | 16 | 0 to 70

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