5秒后页面跳转
捷配首页

Datasheet > SN74F112DRG4
SN74F112DRG4 PDF预览

SN74F112DRG4

更新时间： 2024-01-11 06:43:15
品牌 Logo 应用领域
德州仪器 - TI 光电二极管逻辑集成电路触发器
页数 文件大小 规格书
13页 651K
描述
Dual J-K Negative-Edge-Triggered Flip-Flop With Clear And Preset 16-SOIC 0 to 70

阅读下载

中文翻译

获取价格

SN74F112DRG4 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP, SOP16,.25
针数：16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.37
系列：F/FASTJESD-30 代码：R-PDSO-G16
JESD-609代码：e4长度：9.9 mm
逻辑集成电路类型：J-K FLIP-FLOP最大频率@ Nom-Sup：100000000 Hz
最大I（ol）：0.02 A湿度敏感等级：1
位数：2功能数量：2
端子数量：16最高工作温度：70 °C
最低工作温度：输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：260电源：5 V
最大电源电流（ICC）：19 mA传播延迟（tpd）：7.5 ns
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：NEGATIVE EDGE宽度：3.9 mm
最小 fmax：100 MHzBase Number Matches：1

SN74F112DRG4 数据手册

 浏览型号SN74F112DRG4的Datasheet PDF文件第2页浏览型号SN74F112DRG4的Datasheet PDF文件第3页浏览型号SN74F112DRG4的Datasheet PDF文件第4页浏览型号SN74F112DRG4的Datasheet PDF文件第5页浏览型号SN74F112DRG4的Datasheet PDF文件第6页浏览型号SN74F112DRG4的Datasheet PDF文件第7页 
SN74F112  
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP  
WITH CLEAR AND PRESET  
SDFS048A – D2932, MARCH 1987 – REVISED OCTOBER 1993  
D OR N PACKAGE  
(TOP VIEW)  
• Package Options Include Plastic  
Small-Outline Packages and Standard  
Plastic 300-mil DIPs  
V
1CLK  
1K  
1
2
3
4
5
6
7
8
16  
CC  
description  
15 1CLR  
14 2CLR  
1J  
The SN74F112 contains two independent J-K  
negative-edge-triggered flip-flops. A low level at  
the preset (PRE) or clear (CLR) inputs sets or  
resets the outputs regardless of the levels of the  
other inputs. When PRE and CLR are inactive  
(high), dataattheJandKinputsmeetingthesetup  
time requirements is transferred to the outputs on  
the negative-going edge of the clock pulse. Clock  
triggering occurs at a voltage level and is not  
directly related to the rise time of the clock pulse.  
Following the hold-time interval, data at the J and  
K inputs may be changed without affecting the  
levels at the outputs. The SN74F112 can perform  
as a toggle flip-flop by tying J and K high.  
13  
12  
11  
10  
9
2CLK  
2K  
1PRE  
1Q  
2J  
1Q  
2PRE  
2Q  
2Q  
GND  
The SN74F112 is characterized for operation from  
0°C to 70°C.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
PRE  
L
CLR  
H
CLK  
X
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
H
L
X
H
†
H
†
L
L
X
H
H
H
↓
Q
Q
0
0
H
H
↓
H
L
L
H
L
H
H
↓
H
H
X
L
H
H
H
↓
H
X
Toggle  
H
H
H
Q
Q
0
0
†
The output levels in this configuration are not guaranteed to  
meet the minimum levels for V . Furthermore, this  
OH  
configuration is nonstable; that is, it will not persist when  
either PRE or CLR returns to its inactive (high) level.  
Copyright 1993, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
2–1  
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...13

中文翻译

下载PDF

SN74F112DRG4 替代型号

型号 品牌 替代类型 描述 数据表
SN74F112DR TI

类似代替

 具有清零和预置端的双路负边沿触发式 J-K 触发器 | D | 16 | 0 to 70
SN74F112D TI

类似代替

 DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET
N74F112D,623 NXP

功能相似

 N74F112D

与SN74F112DRG4相关器件

型号 品牌 获取价格 描述 数据表
SN74F112N TI

获取价格

 		DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET
SN74F112N-10 TI

获取价格

 		F/FAST SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP16
SN74F112N3 TI

获取价格

 		SN74F112N3
SN74F112NE4 TI

获取价格

 		具有清零和预置端的双路负边沿触发式 J-K 触发器 | N | 16 | 0 to 70
SN74F112NSR TI

获取价格

 		具有清零和预置端的双路负边沿触发式 J-K 触发器 | NS | 16 | 0 to 70
SN74F112NSRE4 TI

获取价格

 		Dual J-K Negative-Edge-Triggered Flip-Flop With Clear And Preset 16-SO 0 to 70
SN74F113D ROCHESTER

获取价格

 		J-K Flip-Flop, F/FAST Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output
SN74F113D-00 TI

获取价格

 		F/FAST SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14
SN74F113D3 ROCHESTER

获取价格

 		J-K Flip-Flop
SN74F113D3 TI

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,F-TTL,SOP,14PIN,PLASTIC

与SN74F112DRG4相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证