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Datasheet > 逻辑 > 触发器/锁存器> SN54LS112AJD
SN54LS112AJD PDF预览

SN54LS112AJD

更新时间： 2024-09-16 13:13:47
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 触发器
页数 文件大小 规格书
4页 150K
描述
J-K Flip-Flop, LS Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output, TTL, CDIP16, CERAMIC, DIP-16

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SN54LS112AJD 技术参数

生命周期：Obsolete包装说明：DIP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.7Is Samacsys：N
系列：LSJESD-30 代码：R-GDIP-T16
长度：19.3 mm负载电容（CL）：15 pF
逻辑集成电路类型：J-K FLIP-FLOP位数：2
功能数量：2端子数量：16
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE最大电源电流（ICC）：6 mA
传播延迟（tpd）：20 ns认证状态：Not Qualified
座面最大高度：4.19 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：TTL
温度等级：MILITARY端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
触发器类型：NEGATIVE EDGE宽度：7.62 mm
最小 fmax：30 MHzBase Number Matches：1

SN54LS112AJD 数据手册

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SN54/74LS112A  
DUAL JK NEGATIVE  
EDGE-TRIGGERED FLIP-FLOP  
The SN54/74LS112A dual JK flip-flop features individual J, K, clock, and  
asynchronous set and clear inputs to each flip-flop. When the clock goes  
HIGH, the inputs are enabled and data will be accepted. The logic level of the  
J and K inputs may be allowed to change when the clock pulse is HIGH and  
thebistablewillperformaccordingtothetruthtableaslongasminimumset-up  
and hold time are observed. Input data is transferred to the outputs on the  
negative-going edge of the clock pulse.  
DUAL JK NEGATIVE  
EDGE-TRIGGERED FLIP-FLOP  
LOW POWER SCHOTTKY  
LOGIC DIAGRAM (Each Flip-Flop)  
J SUFFIX  
CERAMIC  
CASE 620-09  
16  
1
N SUFFIX  
PLASTIC  
CASE 648-08  
16  
1
D SUFFIX  
SOIC  
CASE 751B-03  
16  
1
ORDERING INFORMATION  
SN54LSXXXJ Ceramic  
SN74LSXXXN Plastic  
SN74LSXXXD SOIC  
MODE SELECT — TRUTH TABLE  
INPUTS  
OUTPUTS  
OPERATING MODE  
S
D
C
J
K
Q
Q
D
Set  
L
H
L
H
H
H
H
H
L
L
H
H
H
H
X
X
X
h
l
X
X
X
h
h
l
H
L
H
q
L
H
q
L
H
H
q
H
L
LOGIC SYMBOL  
Reset (Clear)  
*Undetermined  
Toggle  
Load “0” (Reset)  
Load “1” (Set)  
Hold  
h
l
l
q
* BothoutputswillbeHIGHwhilebothS andC areLOW,buttheoutputstates  
D
D
are unpredictable if S and C go HIGH simultaneously.  
D
D
H, h = HIGH Voltage Level  
L, I = LOW Voltage Level  
X = Don’t Care  
l, h (q) = Lower case letters indicate the state of the referenced input (or output)  
l, h (q) = one set-up time prior to the HIGH to LOW clock transition.  
FAST AND LS TTL DATA  
5-185  
1234

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与SN54LS112AJD相关器件

型号 品牌 获取价格 描述 数据表
SN54LS112AJS MOTOROLA

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 		J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, CDIP16
SN54LS112AJS ROCHESTER

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 		J-K Flip-Flop
SN54LS112AW TI

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 		DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET AND CLEAR
SN54LS112AW MOTOROLA

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 		J-K Flip-Flop, 2-Func, Negative Edge Triggered, TTL, CDFP16
SN54LS112AW-00 TI

获取价格

 		LS SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, CDFP16
SN54LS112AW-10 TI

获取价格

 		IC LS SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, CDFP16, FF
SN54LS112FK TI

获取价格

 		DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET AND CLEAR
SN54LS112J TI

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 		DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET AND CLEAR
SN54LS112J MOTOROLA

获取价格

 		DUAL JK NEGATIVE EDGE-TRIGGERED FLIP-FLOP
SN54LS112W TI

获取价格

 		DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET AND CLEAR

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