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SC660EYB

更新时间： 2024-09-19 09:33:19
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟
页数 文件大小 规格书
8页 52K
描述
SMBus System Clock Buffer for Mobile Applications

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SC660EYB 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SSOP包装说明：SSOP, SSOP28,.3
针数：28Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.89
输入调节：STANDARDJESD-30 代码：R-PDSO-G28
JESD-609代码：e0长度：10.2 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER最大I（ol）：0.04 A
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：28
实输出次数：10最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装等效代码：SSOP28,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：220
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.25 ns座面最大高度：2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：5.3 mm
Base Number Matches：1

SC660EYB 数据手册

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SC660E  
SMBus System Clock Buffer for Mobile Applications  
Product Features  
Product Description  
§
§
10 output buffers for high clock fanout applications  
The device is a high fanout system clock distributor. Its  
primary application is to create the large quantity of  
clocks needed to support a wide range of clock loads  
that are referenced to a single existing clock. Loads of  
up to 30 pF are supported. Primary application of this  
component is where long traces are used to transport  
clocks from their generating devices to their loads. The  
creation of EMI and the degradation of waveform rise  
and fall times is greatly reduced by running a single  
reference clock trace to this device and then using it to  
regenerate the clock that drives shorter traces by using  
the SC660 to generate the clocks at the target devices  
EMI is therefore minimized and board real estate is  
saved.  
Each output can be internally disabled for EMI and  
power consumption reduction.  
§
Separate power supply for each group of 2 clock  
outputs for mixed voltage application.  
§
§
§
< 250ps skew between output clocks.  
28-pin SSOP package for minimum board space  
Single output Tristate pin for testability  
Pin Configuration  
Block Diagram  
VDDB  
SDRAM(0:1)  
28  
1
VDDB  
SDRAM0  
SDRAM1  
VSS  
VDDB  
SDRAM9  
SDRAM8  
VSS  
VDDB  
SDRAM7  
SDRAM6  
VSS  
2
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
3
SDRAM(2:3)  
SDRAM4  
4
5
VDDB  
6
SDRAM2  
SDRAM3  
VSS  
7
FIN  
8
9
FIN  
OE  
SDRAM5  
10  
11  
12  
13  
14  
VDDB  
SDRAM4  
VSS  
VDDB  
SDRAM5  
VSS  
VDD  
SDRAM(6:7)  
SDRAM(8:9)  
VDD  
VSS  
SDATA  
SCLOCK  
SDATA  
SCLOCK  
OE  
Cypress Semiconductor Corporation  
3901 North First Street  
San Jose, CA 95134. Tel: 408-043-2600  
http://www.cypress.com  
Document#: 38-07025 Rev. *A  
12/17/2002  
Page 1 of 8  
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