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NL17SHT00P5T5G

更新时间： 2024-10-01 01:21:59
品牌 Logo 应用领域
安森美 - ONSEMI 栅光电二极管逻辑集成电路触发器
页数 文件大小 规格书
5页 103K
描述
Single 2-Input NAND Gate CMOS Logic Level Shifter

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NL17SHT00P5T5G 技术参数

是否无铅： 不含铅生命周期：Active
零件包装代码：SOT包装说明：LEAD FREE, SOT-953, 5 PIN
针数：5Reach Compliance Code：compliant
HTS代码：8542.39.00.01Factory Lead Time：16 weeks
风险等级：5.76系列：17SH
JESD-30 代码：R-PDSO-F5JESD-609代码：e3
长度：1 mm负载电容（CL）：50 pF
逻辑集成电路类型：NAND GATE最大I（ol）：0.004 A
湿度敏感等级：1功能数量：1
输入次数：2端子数量：5
最高工作温度：125 °C最低工作温度：-55 °C
封装主体材料：PLASTIC/EPOXY封装代码：VSOF
封装等效代码：FL6,.03,14封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, VERY THIN PROFILE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3/5 V
Prop。Delay @ Nom-Sup：17.5 ns传播延迟（tpd）：17.5 ns
认证状态：Not Qualified施密特触发器：NO
座面最大高度：0.4 mm子类别：Gates
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子面层：Tin (Sn)端子形式：FLAT
端子节距：0.35 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：0.8 mm
Base Number Matches：1

NL17SHT00P5T5G 数据手册

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NL17SHT00  
Single 2-Input NAND Gate/  
CMOS Logic Level Shifter  
LSTTL−Compatible Inputs  
The NL17SHT00 is a single gate 2−input NAND fabricated with  
silicon gate CMOS technology.  
http://onsemi.com  
MARKING  
The internal circuit is composed of multiple stages, including a  
buffer output which provides high noise immunity and stable output.  
The device input is compatible with TTL−type input thresholds and  
the output has a full 5 V CMOS level output swing. The input  
protection circuitry on this device allows overvoltage tolerance on the  
input, allowing the device to be used as a logic−level translator from  
3 V CMOS logic to 5 V CMOS Logic or from 1.8 V CMOS logic to  
3 V CMOS Logic while operating at the high voltage power supply.  
The NL17SHT00 input structure provides protection when voltages  
up to 7 V are applied, regardless of the supply voltage. This allows the  
NL17SHT00 to be used to interface 5 V circuits to 3 V circuits. The  
DIAGRAM  
SOT−953  
CASE 527AE  
KM  
1
K
M
= Specific Device Code  
= Month Code  
output structures also provide protection when V = 0 V. These  
CC  
PIN ASSIGNMENT  
input and output structures help prevent device destruction caused by  
supply voltage − input/output voltage mismatch, battery backup, hot  
insertion, etc.  
1
2
3
4
5
IN A  
GND  
IN B  
Features  
OUT Y  
• High Speed: t = 3.1 ns (Typ) at V = 5 V  
PD  
CC  
V
CC  
• Low Power Dissipation: I = 1 mA (Max) at T = 25°C  
CC  
A
• TTL−Compatible Inputs: V = 0.8 V; V = 2 V  
IL  
IH  
FUNCTION TABLE  
• CMOS−Compatible Outputs: V > 0.8 V ; V < 0.1 V @Load  
OH  
CC  
OL  
CC  
Inputs  
Output  
Y
• Power Down Protection Provided on Inputs and Outputs  
• Balanced Propagation Delays  
• Pin and Function Compatible with Other Standard Logic Families  
• These are Pb−Free Devices  
A
B
L
L
L
H
L
H
H
H
L
H
H
H
5
1
2
3
V
CC  
IN A  
GND  
IN B  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 4 of this data sheet.  
4
OUT Y  
Figure 1. Pinout  
IN A  
IN B  
&
OUT Y  
Figure 2. Logic Symbol  
© Semiconductor Components Industries, LLC, 2011  
1
Publication Order Number:  
August, 2011 − Rev. 0  
NL17SHT00/D  
12345

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