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NL17SHT126P5T5G

更新时间： 2024-01-07 15:16:48
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安森美 - ONSEMI 光电二极管逻辑集成电路
页数 文件大小 规格书
5页 108K
描述
Noninverting Buffer CMOS Logic Level Shifter

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NL17SHT126P5T5G 技术参数

是否无铅： 不含铅生命周期：Active
零件包装代码：SOT包装说明：VSOF,
针数：5Reach Compliance Code：compliant
HTS代码：8542.39.00.01Factory Lead Time：16 weeks
风险等级：5.68系列：LV/LV-A/LVX/H
JESD-30 代码：R-PDSO-F5JESD-609代码：e3
长度：1 mm逻辑集成电路类型：LOGIC CIRCUIT
湿度敏感等级：1功能数量：1
端子数量：5最高工作温度：125 °C
最低工作温度：-55 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：VSOF
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, VERY THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED座面最大高度：0.4 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子面层：Tin (Sn)端子形式：FLAT
端子节距：0.35 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：0.8 mm
Base Number Matches：1

NL17SHT126P5T5G 数据手册

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NL17SHT126  
Noninverting Buffer /  
CMOS Logic Level Shifter  
with LSTTL−Compatible Inputs  
The NL17SHT126 is a single gate noninverting 3−state buffer  
fabricated with silicon gate CMOS technology. It achieves high speed  
operation similar to equivalent Bipolar Schottky TTL while maintaining  
CMOS low power dissipation.  
The NL17SHT126 requires the 3−state control input (OE) to be set  
Low to place the output into the high impedance state.  
http://onsemi.com  
MARKING  
DIAGRAM  
The device input is compatible with TTL−type input thresholds and  
the output has a full 5 V CMOS level output swing. The input  
protection circuitry on this device allows overvoltage tolerance on the  
input, allowing the device to be used as a logic−level translator from  
3 V CMOS logic to 5 V CMOS Logic or from 1.8 V CMOS logic to  
3 V CMOS Logic while operating at the high−voltage power supply.  
The NL17SHT126 input structure provides protection when  
voltages up to 7 V are applied, regardless of the supply voltage. This  
allows the NL17SHT126 to be used to interface 5 V circuits to 3 V  
circuits. The output structures also provide protection when  
SOT−953  
CASE 527AE  
RM  
1
R
M
= Specific Device Code  
= Month Code  
PIN ASSIGNMENT  
1
2
3
4
5
IN A  
GND  
OE  
V
CC  
= 0 V. These input and output structures help prevent device  
destruction caused by supply voltage − input/output voltage mismatch,  
battery backup, hot insertion, etc.  
OUT Y  
Features  
V
CC  
• High Speed: t = 3.5 ns (Typ) at V = 5 V  
PD  
CC  
• Low Power Dissipation: I = 1 mA (Max) at T = 25°C  
CC  
A
FUNCTION TABLE  
OE Input  
• TTL−Compatible Inputs: V = 0.8 V; V = 2 V  
IL  
IH  
A Input  
Y Output  
• CMOS−Compatible Outputs: V > 0.8 V ; V < 0.1 V @Load  
OH  
CC  
OL  
CC  
L
H
X
H
H
L
L
H
Z
• Power Down Protection Provided on Inputs and Outputs  
• Balanced Propagation Delays  
• Pin and Function Compatible with Other Standard Logic Families  
• These are Pb−Free Devices  
ORDERING INFORMATION  
5
V
CC  
1
2
3
IN A  
GND  
OE  
See detailed ordering and shipping information in the package  
dimensions section on page 4 of this data sheet.  
4
OUT Y  
Figure 1. Pinout (Top View)  
OE  
IN A  
OUT Y  
Figure 2. Logic Symbol  
© Semiconductor Components Industries, LLC, 2011  
1
Publication Order Number:  
August, 2011 − Rev. 0  
NL17SHT126/D  
12345

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