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MT9162AE

更新时间： 2024-02-02 15:47:31
品牌 Logo 应用领域
MITEL 解码器编解码器电信集成电路光电二极管
页数 文件大小 规格书
17页 86K
描述
ISO2-CMOS 5 Volt Single Rail Codec

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MT9162AE 技术参数

是否Rohs认证：不符合生命周期：Transferred
包装说明：SOP, SOP20,.4Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.77
Is Samacsys：N压伸定律：A/MU-LAW
滤波器：YES最大增益公差：1.6 dB
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：12.8 mm线性编码：NOT AVAILABLE
湿度敏感等级：1功能数量：1
端子数量：20工作模式：SYNCHRONOUS/ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：240
电源：5 V认证状态：Not Qualified
座面最大高度：2.65 mm子类别：Codecs
最大压摆率：0.01 mA标称供电电压：5 V
表面贴装：YES技术：CMOS
电信集成电路类型：PROGRAMMABLE CODEC温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：7.5 mm
Base Number Matches：1

MT9162AE 数据手册

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MT9162  
Advance Information  
1
2
3
4
5
6
7
8
VBias  
VRef  
AIN+  
AIN-  
VSS  
AOUT +  
AOUT -  
VDD  
CLOCKin  
STB  
Din  
Dout  
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
PWRST  
IC  
A/µ  
RXMUTE  
TXMUTE  
CSL0  
9
10  
CSL1  
CSL2  
20 PIN PDIP/SOIC/SSOP  
Figure 2 - Pin Connections  
Pin Description  
Pin #  
Name  
Description  
1
V
Bias Voltage (Output). (V /2) volts is available at this pin for biasing external amplifiers.  
DD  
Bias  
Connect 0.1 µ F capacitor to V . Connect 1 µF capacitor to Vref.  
SS  
2
V
Reference Voltage for Codec (Output). Nominally [(V /2)-1.9] volts. Used internally.  
DD  
Ref  
Connect 0.1 µ F capacitor to V . Connect 1 µF capacitor to VBias  
SS  
3
4
5
PWRST Power-up Reset. Resets internal state of device via Schmitt Trigger input (active low).  
IC  
Internal Connection. Tie externally to V for normal operation.  
SS  
A/µ  
A/µ Law Selection. CMOS level compatable input pin governs the companding law used by  
the device. A-law selected when pin tied to V or µ-law selected when pin tied to V  
.
DD  
SS  
6
7
RXMute Receive Mute. When 1, the transmit PCM is forced to negative zero code. When 0, normal  
operation. CMOS level compatible.  
TXMute Transmit Mute. When 1, the transmit PCM is forced to negative zero code. When 0, normal  
operation. CMOS level compatible.  
8
9
10  
CSL0 Clock Speed Select. These pins are used to program the speed of the SSI mode as well as  
CSL1 the conversion rate between the externally supplied MCL clock and the 512 kHz clock required  
CSL2 by the filter/codec. Refer to Table 2 for details. CMOS level compatible.  
11  
D
Data Output. A tri-state digital output for 8-bit wide channel data being sent to the Layer 1  
device. Data is shifted out via the pin concurrent with the rising edge of BCL during the timeslot  
defined by STB.  
out  
12  
13  
14  
D
Data Input. A digital input for 8-bit wide data from the layer 1 device. Data is sampled on the  
falling edge of BCL during the timeslot defined by STB. CMOS level compatible.  
in  
STB  
Data Strobe. This input determines the 8-bit timeslot used by the device for both transmit and  
receive data. This active high signal has a repetition rate of 8 kHz. CMOS level compatible.  
CLOCKin Clock (Input). The clock provided to this input pin is used by the internal device functions.  
Connect bit clock to this pin when it is 512 kHz or greater. Connect a 4096 kHz clock to this pin  
when the bit clock is 128 kHz or 256 kHz. CMOS level compatible.  
15  
16  
17  
18  
19  
20  
V
Positive Power Supply. Nominally 5 volts.  
DD  
AOUT- Inverting Analog Output. (balanced).  
AOUT+ Non-Inverting Analog Output. (balanced).  
V
Ground. Nominally 0 volts.  
SS  
Ain-  
Inverting Analog Input. No external anti-aliasing is required.  
Non-Inverting Analog Input. Non-inverting input. No external anti-aliasing is required.  
Ain+  
7-162  
1234567...17

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