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MT9161BS

更新时间： 2024-01-30 10:53:26
品牌 Logo 应用领域
MITEL 解码器编解码器
页数 文件大小 规格书
30页 157K
描述
ISO2-CMOS 5 Volt Multi-Featured Codec (MFC)

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MT9161BS 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：SOP, SOP24,.4Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.85
其他特性：HALF DUPLEX压伸定律：A/MU-LAW
滤波器：YES最大增益公差：0.2 dB
JESD-30 代码：R-PDSO-G24JESD-609代码：e0
长度：15.4 mm线性编码：NOT AVAILABLE
湿度敏感等级：1功能数量：1
端子数量：24工作模式：SYNCHRONOUS/ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP24,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：240
电源：5 V认证状态：Not Qualified
座面最大高度：2.65 mm子类别：Codecs
标称供电电压：5 V表面贴装：YES
技术：CMOS电信集成电路类型：PROGRAMMABLE CODEC
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mmBase Number Matches：1

MT9161BS 数据手册

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MT9160B/61B  
Advance Information  
MT9160BE  
MT9161BE/BS/BN  
MT9160BS/BN  
VBias  
VRef  
NC  
PWRST  
IC  
A/µ/IRQ  
VSSD  
CS  
VBias  
VRef  
NC  
PWRST  
IC  
A/µ/IRQ  
VSSD  
CS  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
14  
13  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
14  
13  
1
1
2
3
4
5
6
7
8
M +  
M -  
VSSA  
NC  
HSPKR +  
HSPKR -  
VDD  
CLOCKin  
NC  
STB/F0i  
Din  
M +  
M -  
VSSA  
NC  
HSPKR +  
HSPKR -  
VDD  
CLOCKin  
STBd/FOod  
STB/F0i  
Din  
2
1
VBias  
M +  
M -  
20  
19  
3
4
5
6
7
8
9
10  
11  
12  
2
VRef  
PWRST  
IC  
A/µ/IRQ  
VSSD  
CS  
3
4
5
6
7
VSSA  
HSPKR +  
HSPKR -  
VDD  
CLOCKin  
STB/F0i  
Din  
18  
17  
16  
15  
14  
13  
12  
11  
NC  
NC  
9
8
9
10  
SCLK  
DATA1  
DATA2  
SCLK  
DATA1  
DATA2  
SCLK  
DATA1  
DATA2  
10  
11  
12  
Dout  
Dout  
Dout  
20 PIN SOIC/SSOP  
24 PIN PDIP  
24 PIN PDIP/SOIC/SSOP  
Figure 2 - Pin Connections  
Pin Description  
Pin # Pin #  
20 Pin 24 Pin  
Name  
Description  
Bias Voltage (Output). (V /2) volts is available at this pin for biasing external  
1
2
3
1
2
4
V
Bias  
DD  
amplifiers. Connect 0.1 µF capacitor to V  
Connect 1 µF capacitor to Vref.  
SSA,  
V
Reference Voltage for Codec (Output). Nominally [(V /2)-1.9] volts. Used  
DD  
Ref  
internally. Connect 0.1 µF capacitor to V  
Connect 1 µF capacitor to VBias.  
SSA,  
PWRST Power-up Reset (Input). CMOS compatible input with Schmitt Trigger (active low).  
Resets internal state of device.  
4
5
5
6
IC  
Internal Connection. Tie externally to V  
for normal operation.  
SSD  
A/µ/IRQ A/µ - When internal control bit DEn = 0 this CMOS level compatible input pin  
governs the companding law used by the filter/Codec; µ-Law when tied to V  
and  
SSD  
A-Law when tied to V . Logically OR’ed with A/µ register bit.  
DD  
IRQ - When internal control bit DEn = 1 this pin becomes an open-drain interrupt  
output signalling valid access to the D-Channel registers in ST-BUS mode.  
6
7
7
8
V
Digital Ground. Nominally 0 volts.  
SSD  
CS  
Chip Select (Input). This input signal is used to select the device for microport  
data transfers. Active low. CMOS level compatible.  
8
9
10  
11  
SCLK  
Serial Port Synchronous Clock (Input). Data clock for microport. CMOS level  
compatible.  
DATA 1 Bidirectional Serial Data. Port for microprocessor serial data transfer. In Motorola/  
National mode of operation, this pin becomes the data transmit pin only and data  
receive is performed on the DATA 2 pin. Input CMOS level compatible.  
10  
11  
12  
13  
DATA 2 Serial Data Receive. In Motorola/National mode of operation, this pin is used for  
data receive. In Intel mode, serial data transmit and receive are performed on the  
DATA 1 pin and DATA 2 is disconnected. Input CMOS level compatible.  
D
Data Output. A high impedance three-state digital output for 8 bit wide channel  
data being sent to the Layer 1 transceiver. Data is shifted out via this pin concurrent  
with the rising edge of the bit clock during the timeslot defined by STB, or according  
to standard ST-BUS timing.  
out  
12  
14  
D
Data Input. A digital input for 8 bit wide channel data received from the Layer 1  
transceiver. Data is sampled on the falling edge of the bit clock during the timeslot  
defined by STB, or according to standard ST-BUS timing. Input level is CMOS  
compatible.  
in  
80  
1234567...30

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