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MT58L32L32DT-7.5

更新时间： 2024-01-24 12:12:30

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		时钟静态存储器内存集成电路
页数	文件大小	规格书
18页	355K
描述
Cache SRAM, 32KX32, 4.2ns, CMOS, PQFP100, PLASTIC, TQFP-100

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MT58L32L32DT-7.5 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
零件包装代码：	QFP	包装说明：	PLASTIC, TQFP-100
针数：	100	Reach Compliance Code：	not_compliant
ECCN代码：	3A991.B.2.B	HTS代码：	8542.32.00.41
风险等级：	5.42	Is Samacsys：	N
最长访问时间：	4.2 ns	其他特性：	PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PQFP-G100	JESD-609代码：	e0
长度：	20 mm	内存密度：	1048576 bit
内存集成电路类型：	CACHE SRAM	内存宽度：	32
功能数量：	1	端子数量：	100
字数：	32768 words	字数代码：	32000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32KX32
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP100,.63X.87
封装形状：	RECTANGULAR	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.01 A	最小待机电流：	3.14 V
子类别：	SRAMs	最大压摆率：	0.28 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
宽度：	14 mm	Base Number Matches：	1

MT58L32L32DT-7.5 数据手册

NOTRECOMENDEDFORNEWDESIGNS

1Mb: 64K x 18, 32K x 32/36

3.3V I/O, PIPELINED, DCD SYNCBURST SRAM

1Mb SYNCBURST^™

SRAM

MT58L64L18D, MT58L32L32D,

MT58L32L36D

3.3V VDD, 3.3V I/O, Pipelined, Double-

Cycle Deselect

FEATURES

• Fast clock and OE# access times

100-Pin TQFP*

• Single +3.3V +0.3V/-0.165V power supply (V^DD)

• Separate +3.3V +0.3V/-0.165V isolated output

buffer supply (VDDQ)

• SNOOZE MODE for reduced-power standby

• Common data inputs and data outputs

• Individual BYTE WRITE control and GLOBAL WRITE

• Three chip enables for simple depth expansion

and address pipelining

• Clock-controlled and registered addresses, data

I/Os and control signals

• Internally self-timed WRITE cycle

• Burst control pin (interleaved or linear burst)

• Automatic power-down for portable applications

• 100-lead TQFP package for high density, high

speed SRAMs

*JEDEC-standard MS-026 BHA (LQFP).

• Low capacitive bus loading

• x18, x32, and x36 options available

gered single clock input (CLK). The synchronous in-

puts include all addresses, all data inputs, active LOW

chip enable (CE#), two additional chip enables for easy

depth expansion (CE2, CE2#), burst control inputs

(ADSC#, ADSP#, ADV#), byte write enables (BWx#) and

global write (GW#).

Asynchronous inputs include the output enable

(OE#), clock (CLK) and snooze enable (ZZ). There is

also a burst mode pin (MODE) that selects between

interleaved and linear burst modes. The data-out (Q),

enabled by OE#, is also asynchronous. WRITE cycles

can be from one to two bytes wide (x18) or from one to

four bytes wide (x32/x36), as controlled by the write

control inputs.

OPTIONS

MARKING

• Timing (Access/Cycle/MHz)

3.5ns/6.0ns/166 MHz

4.2ns/7.5ns/133 MHz

5ns/10ns/100 MHz

-6

-7.5

-10

• Configurations

64K x 18

MT58L64L18D

MT58L32L32D

MT58L32L36D

32K x 32

32K x 36

• Package

100-pin TQFP

• Operating Temperature Range

Commercial (0ºC to +70ºC)

Burst operation can be initiated with either address

status processor (ADSP#) or address status controller

(ADSC#) input pins. Subsequent burst addresses can

be internally generated as controlled by the burst ad-

vance pin (ADV#).

None

Part Number Example:

MT58L64L18DT-10

Address and write control are registered on-chip to

simplify WRITE cycles. This allows self-timed WRITE

cycles. Individual byte enables allow individual bytes

to be written. During WRITE cycles on the x18 device,

BWa# controls DQa pins and DQPa; BWb# controls DQb

pins and DQPb. During WRITE cycles on the x32 and

x36 devices, BWa# controls DQa pins and DQPa; BWb#

controls DQb pins and DQPb; BWc# controls DQc pins

and DQPc; BWd# controls DQd pins and DQPd. GW#

LOW causes all bytes to be written. Parity pins are only

GENERALDESCRIPTION

The Micron^®SyncBurst^™SRAM family employs

high- speed, low-power CMOS designs that are fabri-

cated using an advanced CMOS process.

The MT58L64L18D and MT58L32L32/36D 1Mb

SRAMs integrate a 64K x 18, 32K x 32, or 32K x 36 SRAM

core with advanced synchronous peripheral circuitry

and a 2-bit burst counter. All synchronous inputs pass

through registers controlled by a positive-edge-trig-

1Mb:64Kx18, 32Kx32/363.3VI/O, Pipelined, DCDSyncBurstSRAM

MT58L64L18D_B.p65 – Rev. B, Pub. 11/02

PRODUCTS AND SPECIFICATIONS DISCUSSED HEREIN ARE SUBJECT TO CHANGE BY MICRON WITHOUT NOTICE.

12 3 4 5 6 7...18

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型号	品牌	描述	获取价格	数据表
MT58L32L32FT-10	ROCHESTER	32K X 32 CACHE SRAM, 10 ns, PQFP100, PLASTIC, MS-026BHA, TQFP-100	获取价格
MT58L32L32FT-10IT	CYPRESS	Cache SRAM, 32KX32, 10ns, CMOS, PQFP100, PLASTIC, MS-026BHA, TQFP-100	获取价格
MT58L32L32FT-7.5IT	CYPRESS	Cache SRAM, 32KX32, 7.5ns, CMOS, PQFP100, PLASTIC, MS-026BHA, TQFP-100	获取价格
MT58L32L32FT-8.5	CYPRESS	Cache SRAM, 32KX32, 8.5ns, CMOS, PQFP100, PLASTIC, MS-026BHA, TQFP-100	获取价格
MT58L32L32FT-8.5	ROCHESTER	32K X 32 CACHE SRAM, 8.5 ns, PQFP100, PLASTIC, MS-026BHA, TQFP-100	获取价格
MT58L32L32PT-10	CYPRESS	Cache SRAM, 32KX32, 5ns, CMOS, PQFP100, PLASTIC, TQFP-100	获取价格

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