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MT58L128L18FT-6.8T

更新时间： 2024-01-18 22:30:45
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
17页 243K
描述
Standard SRAM, 128KX18, 6.8ns, CMOS, PQFP100, PLASTIC, MS-026, TQFP-100

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MT58L128L18FT-6.8T 数据手册

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2Mb: 128K x 18, 64K x 32/36  
FLOW-THROUGH SYNCBURST SRAM  
WRITE TIMING  
t
KC  
CLK  
t
t
KL  
KH  
t
t
ADSH  
ADSS  
ADSP#  
ADSC# extends burst.  
t
t
t
t
ADSH  
ADSS  
ADSH  
ADSS  
ADSC#  
t
t
AH  
AS  
A1  
A2  
BYTE WRITE signals are  
A3  
ADDRESS  
t
t
WH  
ignored when ADSP# is LOW.  
WS  
BWE#,  
BWa#-BWd#  
t
t
WH  
(NOTE 5)  
WS  
GW#  
t
t
CEH  
CES  
CE#  
(NOTE 2)  
t
t
AAH  
AAS  
ADV#  
OE#  
ADV# suspends burst.  
(NOTE 4)  
(NOTE 3)  
t
t
DH  
DS  
D
Q
D(A2)  
D(A2 + 1)  
(NOTE 1)  
D(A2 + 1)  
D(A2 + 2)  
D(A2 + 3)  
D(A3)  
D(A3 + 1)  
D(A3 + 2)  
D(A1)  
High-Z  
t
OEHZ  
BURST READ  
Single WRITE  
BURST WRITE  
Extended BURST WRITE  
DON’T CARE UNDEFINED  
WRITE TIMING PARAMETERS  
-6.8  
-7.5  
-8.5  
-10  
-6.8  
-7.5  
-8.5  
-10  
SYMBOL  
MIN MAX MIN MAX MIN MAX MIN MAX UNITS  
SYMBOL  
MIN MAX MIN MAX MIN MAX MIN MAX UNITS  
t
t
KC  
8.0  
8.8  
10.0  
15  
ns  
66 MHz  
ns  
DS  
1.8  
1.8  
0.5  
0.5  
0.5  
0.5  
0.5  
0.5  
2.0  
2.0  
0.5  
0.5  
0.5  
0.5  
0.5  
0.5  
2.0  
2.0  
0.5  
0.5  
0.5  
0.5  
0.5  
0.5  
2.5  
2.5  
0.5  
0.5  
0.5  
0.5  
0.5  
0.5  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
f
t
KF  
125  
3.8  
113  
4.2  
100  
5.0  
CES  
t
t
KH  
1.8  
1.8  
1.9  
1.9  
1.9  
1.9  
4.0  
4.0  
AH  
t
t
KL  
ns  
ADSH  
t
t
OEHZ  
5.0  
ns  
ns  
ns  
ns  
ns  
AAH  
t
t
AS  
1.8  
1.8  
1.8  
1.8  
2.0  
2.0  
2.0  
2.0  
2.0  
2.0  
2.0  
2.0  
2.5  
2.5  
2.5  
2.5  
WH  
t
t
ADSS  
DH  
t
t
AAS  
CEH  
t
WS  
NOTE: 1. D(A2) refers to input for address A2. D(A2 + 1) refers to input for the next internal burst address following A2.  
2. CE2# and CE2 have timing identical to CE#. On this diagram, when CE# is LOW, CE2# is LOW and CE2 is HIGH. When CE# is HIGH, CE2# is HIGH  
and CE2 is LOW.  
3. OE# must be HIGH before the input data setup and held HIGH throughout the data hold time. This prevents input/output data contention for the time  
period prior to the byte write enable inputs being sampled.  
4. ADV# must be HIGH to permit a WRITE to the loaded address.  
5. Full-width WRITE can be initiated by GW# LOW; or GW# HIGH and BWE#, BWa# and BWb# LOW for the x18 version; or GW# HIGH and BWE#,  
BWa#-BWd# LOW for the x32 and x36 versions.  
2Mb: 128K x 18, 64K x 32/36 Flow-Through SyncBurst SRAM  
MT58L128L18F.p65 – Rev. 6/99  
Micron Technology, Inc., reserves the right to change products or specifications without notice.  
1999, Micron Technology, Inc.  
15  
1...121314151617

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型号 品牌 获取价格 描述 数据表
MT58L128L18FT-7.5 MICRON

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 		2Mb: 128K x 18, 64K x 32/36 FLOW-THROUGH SYNCBURST SRAM
MT58L128L18FT-7.5IT CYPRESS

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 		Cache SRAM, 128KX18, 7.5ns, CMOS, PQFP100, PLASTIC, MS-026BHA, TQFP-100
MT58L128L18FT-7.5T CYPRESS

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 		Standard SRAM, 128KX18, 7.5ns, CMOS, PQFP100, PLASTIC, MS-026, TQFP-100
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